JPH0682339B2 - メモリ・アクセス・システムおよび方法 - Google Patents

メモリ・アクセス・システムおよび方法

Info

Publication number
JPH0682339B2
JPH0682339B2 JP3133340A JP13334091A JPH0682339B2 JP H0682339 B2 JPH0682339 B2 JP H0682339B2 JP 3133340 A JP3133340 A JP 3133340A JP 13334091 A JP13334091 A JP 13334091A JP H0682339 B2 JPH0682339 B2 JP H0682339B2
Authority
JP
Japan
Prior art keywords
address
ras
row address
memory
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3133340A
Other languages
English (en)
Other versions
JPH04242450A (ja
Inventor
ブライアン・ウィリアム・カラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04242450A publication Critical patent/JPH04242450A/ja
Publication of JPH0682339B2 publication Critical patent/JPH0682339B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、情報処理コンピュータ
システムに関し、特に主メモリがダイナミック・ランダ
ムアクセス・モジュール（ＤＲＡＭ）により構成された
コンピュータシステムに関するものである。
【０００２】
【従来の技術】行アドレスおよび列アドレスを単一のバ
ス上で切り替え、主メモリ（以下、基本記憶モジュール
あるいはＢＳＭという）で必要なクリティカル行アドレ
ス・ストローブ（ＲＡＳ）・シーケンスおよびクリティ
カル列アドレス・ストローブ（ＣＡＳ）・シーケンスを
発生するメモリコントローラが今日存在する。ＢＳＭに
対する典型的なメモリコントローラのインターフェース
・シーケンスを図２に示す。このようなインターフェー
ス・シーケンスを発生する従来のハードウェアを図１に
示す。
【０００３】図１および図２に、従来のある特定のシス
テムのためのハードウェアおよび動作タイミング波形を
それぞれ示す。プロセッサフェッチおよびプロセッサ書
き込みリクエストは、メモリコントローラ（ＰＭＣ）１
０の優先順位ロジック１１によって優先順位が付けられ
る。所定の動作が選択されたとき、優先順位ロジック１
１はアレースタート線をアクティブ状態にする。このア
クティブのアレースタート信号は選択ゲート１５に入力
され、まず行アドレスが、次に列アドレスが選択されて
行／列アドレスラッチ１７に与えられる。このシステム
における行アドレスは、アレー動作（すなわちアクセ
ス）の最初のサイクルで選択され、次に列アドレスが、
アクセスのフェッチサイクルの直前に選択される。アレ
ースタート信号はまた、カウンタから成るアレータイマ
ー１９をアクティブにする。アクティブのアレースター
ト信号を受け取ると、アレータイマー１９はその計数値
が１に初期化される。クロック１９ａはアレータイマー
１９に入力され、カウンタは各サイクルごとにインクリ
メントされる。アレータイマー１９の出力はタイミング
ロジック１８に入力され、タイミングロジック１８は直
ちに、アクセスの最初のサイクルで有効なアドレスを与
える。そして、計数値が４から１１サイクル分の値とな
ったとき、タイミングロジック１８はアクティブの行ア
ドレス・ストローブ（ＲＡＳ）信号（ローレベル）を、
メモリカード２０上のＲＡＳラッチ２３に与える。ま
た、約６サイクル分の計数値のとき、ＣＡＳ（列アドレ
ス・ストローブ）信号がメモリカード２０上のＣＡＳラ
ッチ２２に与えられる。メモリカード制御ロジック２０
ａは、行／列アドレスラッチ２１、ＣＡＳラッチ２２、
ならびにＲＡＳラッチ２３を含んでいる。また、タイミ
ングロジック１８は、上記カウンタの計数値が５サイク
ル分の値となったとき、アドレス有効を与える。ロジッ
ク１８からのアドレス有効信号は、ＢＳＭカード２０の
ラッチ２１にゲート信号として与えられ、インターフェ
ースを通じて入力された行アドレスおよび列アドレスが
行／列アドレスラッチ２１にラッチされる。メモリカー
ド制御ロジック２０ａの一部を成すラッチ２１の行／列
アドレスは、ＤＲＡＭ制御ラッチ２３からのＲＡＳ信号
とＤＲＡＭ制御ラッチ２２からのＣＡＳ信号と共に、Ｄ
ＲＡＭに送られる。ＤＲＡＭはメモリカード２０上に設
けられた複数のメモリチップであり、メモリの読み出し
および書き込み動作のとき、図２に示すようなシーケン
スのアドレス信号、ＲＡＳストローブ信号、ならびにＣ
ＡＳストローブ信号を受け取る。
【０００４】アクセスを高速にする一つの方法は、例え
ば米国特許第４，８０３，６２１号、第４，８０７，６
２２号、第４，８３９，７９６号、第４，８２３，３２
４号、第４，６２３，９８６号の各明細書に述べられて
いるようなスタティックカラムモードシステム、または
ページモードシステムとすることである。このモードで
は、シーケンシャルアクセスにおける行アドレスが変化
するまで、図２に示すように、ＲＡＳストローブはアク
ティブ、すなわちローレベルに留まる。この動作モード
では、データアクセスタイムは、シーケンシャルアクセ
スが同一の行で行われる場合には低減される。しかし、
シーケンシャルアクセスが異なる行で行われる場合に
は、アクセスタイムにおける重大なペナルティ、すなわ
ち待ち時間が観察される。このページモード動作、また
はスタティックカラムモード動作における上記待ち時間
の増加は、ＲＡＳを非アクティブとすることにより生
じ、そのことによって新しいアドレスに対するＲＡＳの
プリチャージ時間が必要となり、そしてＲＡＳを再びア
クティブとすることが必要となる。従って、ページモー
ド動作、またはスタティックカラムモード動作の利益
は、プロセッサシステムがメモリを参照する場合のパタ
ーンによって左右される。本発明では、ページモード動
作、またはスタティックカラムモード動作のようにメモ
リ参照におけるローカリティを利用するが、上述した待
ち時間の増加という問題がない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、メモ
リ・アクセス時間を短縮することができるメモリ・アク
セス・システムおよびメモリ・アクセス方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明の一実施例によれ
ば、複数の格納位置を含み、各位置は、第１の複数のア
ドレスの内の一つおよびそれに続く第２の複数のアドレ
スの内の一つによって指定されるデータ格納メモリ手段
によって、改良されたメモリアクセスシステムが与えら
れる。指定された位置のデータをアクセスするための制
御手段は、第１のアドレスおよび第１のストローブ信号
と、それらに続く第２のアドレスおよび第２のストロー
ブ信号により与えられる。第１のストローブ信号は次の
アクセスの前に非アクティブとなる。第１のストローブ
信号が非アクティブとなったとき、メモリ手段は自動的
にアドレスを切り替え、第２のアドレスから直前の第１
のアドレスに戻す。制御手段はさらに、第１のアドレス
を格納し、各アクセスにおいて次の第１のアドレスを直
前の第１のアドレスと比較し、一致したときは直ちにメ
モリ手段に対する第１のストローブ信号をアクティブに
して直前の第１のアドレスによってメモリをアクセスさ
せ、一致しないときは新しい第１のアドレスと第１のス
トローブ信号とによってメモリ手段をアクセスする手段
を含んでいる。
【０００７】
【実施例】図３に本発明によるメモリ行リドライブシス
テムを示す。図１のハードウェアに加え、メモリコント
ローラ１０は、旧行アドレスラッチ５０、アンドゲート
５３、セレクタ５５、ならびに比較回路５１を備えてい
る。セレクタ５５は通常、カウンタ値“１”をアレータ
イマー１９に与える。行アドレス比較回路５１は、現在
の行アドレスおよびレジスタ５０からの直前の行アドレ
スを受け取るために接続されている。ラッチ５０は、ア
レースタート信号がアクティブのとき、現在の行アドレ
スを受け取ってラッチする。旧行アドレスラッチ５０か
らの出力は、現在の行アドレスを直前の行アドレスと比
較するため、比較回路５１に与えられる。比較回路５１
の出力は、ゲート５３によりアレースタート信号とアン
ドが取られ、その結果により、セレクタ５５からの１よ
り大きい計数値が選択されてアレータイマー１９にプリ
ロードされ、メモリアクセスサイクルがスキップされ
る。この実施例では、回路５１で比較結果が一致とな
り、アレースタート信号がアクティブとなると、アンド
ゲート５３の出力により計数値４がセレクタ５５からア
レータイマー１９にロードされ、タイミングロジック１
８から直ちにＲＡＳ信号が発生される。
【０００８】メモリカード制御ロジック２０ａには、選
択ゲート２５、旧行アドレスレジスタ２７、ＲＡＳエッ
ジ検出ロジック２９、ならびにフリップフロップ素子３
１が追加されている。行／列アドレスラッチ２１からの
出力は選択ゲート２５の“０”入力に送られ、行／列ア
ドレスラッチ２１からの出力は通常、ラッチ２１を通過
してＤＲＡＭに至る。行／列ラッチ２１からの出力であ
る行アドレスは旧行アドレスレジスタ２７にも入力さ
れ、レジスタ２７は、以前のアドレスを、それがＲＡＳ
の立下り（ローレベルがアクティブ状態）で通されたと
きラッチする。ＢＳＭはさらに、ＲＡＳの立下りを検出
し、レジスタ２７で行アドレスをラッチするためのイネ
ーブルゲート信号を与えるＲＡＳエッジ検出ロジック２
９を含んでいる。検出ロジック２９はＲＡＳの立上りも
検出し、フリップフロップ３１にセット信号を与える。
フリップフロップ３１がセット状態となると、選択ゲー
ト２５にスイッチ制御信号が与えられ、セレクタ２５の
“１”入力によって旧行アドレスレジスタ２７からＤＲ
ＡＭに対する以前の行アドレスがドライブされる。なお
図４において、ＲＡＳがいつ非アクティブとなっても、
以前の行アドレスは直ちにＤＲＡＭに送られる。タイミ
ングロジック１８は、行／列アドレスラッチ２１および
フリップフロップ３１の両方に対してアドレス有効信号
を与える。ＲＡＳエッジ検出ロジックが立上りを検出し
たときは、フリップフロップ３１がセットされ、以前の
行アドレスが通される。
【０００９】図３に示したシステムのタイミングシーケ
ンスを図４のタイミング図を用いて説明する。優先順位
ロジック１１はフェッチあるいは書き込みリクエストを
検出すると、アレースタート信号を選択ゲート１５に与
え、最初の行アドレスをコントローラ１０の行／列アド
レスラッチ１７に通過させる。その行アドレスは旧行ア
ドレスラッチ５０にも入力される。ＲＡＳ検出ロジック
２９は計数値４でＲＡＳの立下りを検出すると、旧行ア
ドレスレジスタ２７にゲート信号を与え、ラッチ２１が
保持する行アドレスを旧行アドレスレジスタ２７にロー
ドさせる。最初の行アドレスには列アドレスが続き、そ
の列アドレスも選択ゲートを通じて行／列アドレスラッ
チ１７に入力される。比較回路５１では、この場合、以
前の行アドレスではないので、比較結果は一致とはなら
ず、通常の計数値１がセレクタ５５により選択され、ア
レータイマー１９に与えられる。タイミングロジック１
８は次に、上述のようにＲＡＳをＤＲＡＭに与えるた
め、アクティブのＲＡＳ信号（ローレベル）をＢＳＭロ
ジック２０のラッチ２３に与える。タイミングロジック
からのアドレス有効信号によって行アドレスはラッチ２
１に入力され、またフリップフロップ３１はリセットさ
れる。フリップフロップ３１がリセットされることによ
り、セレクタ２５は“０”入力のアドレスをＤＲＡＭに
接続する通常の状態に制御される。アドレス有効信号は
その後、数サイクルの間、非アクティブとなる。上述し
たように、計数値５の直前に列アドレスが選択され、コ
ントローラ１０の行／列アドレスラッチ１７に選択ゲー
ト１５を通じてラッチされ、そして計数値５のとき、ア
ドレス有効信号がアクティブとなることによってＢＳＭ
ロジックのラッチ２１にラッチされる。列アドレスに続
き、そしてタイミング計数値１１のとき、タイミングロ
ジック１８からのＲＡＳストローブ信号はハイレベル、
すなわち非アクティブとなる。これはＲＡＳエッジ検出
ロジック２９によって検出され、フリップフロップ３１
にセット信号が与えられて、以前の行アドレスがレジス
タ２７からＤＲＡＭに入力される。その後、次のアクセ
スに伴う行アドレスは旧行アドレスレジスタラッチ５０
と比較され、比較回路５１で一致し、アレースターと信
号がアクティブの場合には、アンドゲート５３はセレク
タ５５に制御信号を与え、アレータイマー１９のカウン
タを進め、計数値を１ではなく４にする。その後、行が
一致する限り、ＤＲＡＭの入力で行アドレスはすでに安
定しているので、ＲＡＳストローブは直ちにアクティブ
とされる。次のアドレス有効信号が発生すると、各アク
セスでフリップフロップ３１はリセットされ、選択スイ
ッチは“０”入力を接続する状態に戻り、ゲート２１に
ラッチされた列アドレスを受け取る。比較回路５１で一
致せず、そしてアレースタート信号がアクティブのとき
は、通常の計数値１がアレータイマー１９にロードされ
る。システムは元のように動作し、カウントを進めず、
現在の行アドレスをＢＳＭに入力する。タイマーロジッ
ク１８はＲＡＳストローブを４〜１１の間のクロックサ
イクルで、またＣＡＳストローブを約６の計数値で与
え、そしてアドレス有効パルスを計数値１および５で与
える。
【００１０】現時点で望ましいと考えられる実施例によ
り本発明を図示し、説明したが、本発明から逸脱しない
範囲で、種々の変更や改良を行え、また発明の構成要素
を同等のもので置き換えられることが当業者により理解
されよう。
【００１１】
【発明の効果】本発明によれば、メモリ・アクセス時間
を効果的に短縮できる。
【図面の簡単な説明】
【図１】図２に示すインターフェース・シーケンスを発
生する従来のハードウェアである。
【図２】従来のメモリコントローラのタイミング図であ
る。
【図３】本発明の一実施例によるメモリ行リドライブ方
式のメモリ・アクセス・システムを示す図である。
【図４】図３のシステムの動作を示す波形図である。
【符号の説明】
１０ ＰＭＣ １１ 優先順位ロジック １５，２５ 選択ゲート １７，２１ 行／列アドレスラッチ １８ タイミングロジック １９ アレータイマー ２０ ＢＳＭ ２７，５０ 旧行アドレスラッチ ２９ ＲＡＳエッジ検出ロジック ５１ 比較回路 ５３ アンドゲート ５５ セレクタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】データを格納するためのメモリ手段を備
    え、このメモリ手段は複数の格納位置を有し、これらの
    位置のそれぞれは、第１の複数のアドレスの内の一つ
    と、第２の複数のアドレスの内の一つとによって指定さ
    れ、第１のアドレスおよび第１のストローブ信号と、そ
    れらに続く第２のアドレスおよび第２のストローブ信号
    とを与えることによって前記指定された位置の前記デー
    タをアクセスする制御手段を備え、前記第１のストロー
    ブ信号は、次のアクセスの開始の前に非アクティブにな
    り、前記第１のストローブ信号が非アクティブになった
    とき、前記メモリ手段は自動的に現在の第２のアドレス
    から直前の第１のアドレスに切り替わり、前記制御手段
    は、前記第１のアドレスを格納する手段と、各アクセス
    ごとに新しい第１のアドレスを直前の第１のアドレスと
    比較する比較手段とを備え、この比較手段は、比較結果
    が一致となったときは、直ちに前記メモリ手段への前記
    第１のストローブ信号をアクティブにして直前の第１の
    アドレスによって前記メモリ手段をアクセスさせ、比較
    結果が不一致となったときは、新しい第１のアドレスと
    第１のストローブ信号とによって前記メモリ手段をアク
    セスするメモリ・アクセス・システム。
  2. 【請求項２】データを格納するためのメモリ手段を備
    え、このメモリ手段は複数の格納位置を有し、これらの
    位置のそれぞれは、実の行アドレスおよび実の列アドレ
    スによって指定され、実の行アドレスおよび行アドレス
    ・ストローブ（ＲＡＳ）信号と、それらに続く実の列ア
    ドレスおよび列アドレス・ストローブ（ＣＡＳ）信号と
    を与えることによって前記指定された位置の前記データ
    をアクセスする制御手段を備え、前記ＲＡＳは、次のア
    クセスの開始の前に非アクティブになり、前記ＲＡＳが
    非アクティブになったとき、前記メモリ手段は自動的に
    現在の列アドレスから直前の行アドレスに切り替わり、
    前記制御手段は、前記行アドレスを格納する手段と、各
    アドレスごとに新しい行アドレスを直前の行アドレスと
    比較する比較手段とを備え、この比較手段は、比較結果
    が一致となったときは、直ちにメモリ手段への前記ＲＡ
    Ｓをアクティブにして直前の行アドレスに前記メモリ手
    段をアクセスさせ、比較結果が不一致となったときは、
    新しい行アドレスとＲＡＳ信号とによって前記メモリ手
    段をアクセスするメモリ・アクセス・システム。
  3. 【請求項３】前記メモリ手段は、前記直前の行アドレス
    も格納し、前記ＲＡＳが非アクティブになったときそれ
    に応じて前記直前の行アドレスを前記格納位置に入力さ
    せる第２の手段を含むことを特徴とする請求項２記載の
    メモリ・アクセス・システム。
  4. 【請求項４】ＲＡＳが非アクティブになることを検出し
    て、前記直前の行アドレスを通過させ、ＲＡＳがアクテ
    ィブになることを検出して、前記現在の行アドレスを前
    記第２の格納のための手段に格納させるＲＡＳエッジ検
    出器を含むことを特徴とする請求項３記載のメモリ・ア
    クセス・システム。
  5. 【請求項５】前記制御手段は、比較結果が一致でないと
    き、第１のアドレス有効信号およびそれに続くアクティ
    ブのＲＡＳと、前記第１の有効信号から所定数のタイミ
    ングサイクルの後、それに続く第２のアドレス有効信号
    とを与え、比較結果が一致のとき、タイミングサイクル
    をスキップして、ＲＡＳ信号を、それに続く第２のアド
    レス有効信号と共に直ちに与えるタイミング手段を含む
    ことを特徴とする請求項２記載のメモリ・アクセス・シ
    ステム。
  6. 【請求項６】前記メモリ手段はＤＲＡＭを含むことを特
    徴とする請求項２記載のメモリ・アクセス・システム。
  7. 【請求項７】各アクセスごとに行アドレスに行アドレス
    ・ストローブ（ＲＡＳ）が続き、列アドレスに列アドレ
    ス・ストローブ（ＣＡＳ）が続き、行アドレスおよび列
    アドレスによって特定される格納位置にデータを格納、
    または前記格納位置からデータを検索するコンピュータ
    ・メモリをアクセスするための方法において、次のアク
    セスの前に前記ＲＡＳを非アクティブにし、各アクセス
    ごとに前記行アドレスを格納し、各アクセスごとに新し
    い行アドレスを直前の格納されたアドレスと比較し、前
    記ＲＡＳが非アクティブとなったとき、列アドレスから
    直前の行アドレスに自動的に切り替え、比較結果が一致
    のとき、前記ＲＡＳを直ちにアクティブにして直前の行
    アドレスにアクセスさせ、比較結果が一致でないとき、
    列アドレス・ストローブを伴う新しい列アドレスが続
    く、前記ＲＡＳを伴う新しい行アドレスにより前記格納
    位置をアクセスするステップを含むことを特徴とするコ
    ンピュータ・メモリ・アクセス方法。
  8. 【請求項８】ある一つの位置の制御手段と、前記格納位
    置に隣接する第２の位置の格納制御回路とを含み、各ア
    クセスごとに前記制御手段は行アドレス・ストローブが
    続く行アドレスと、この行アドレスの後に、列アドレス
    ・ストローブが続く列アドレスとを与えるコンピュータ
    ・メモリのアドレッシングを行う方法において、前記制
    御手段で、前記行アドレス、前記列アドレス、前記ＲＡ
    Ｓ、前記ＣＡＳとを与え、次のアクセスの前に前記ＲＡ
    Ｓを非アクティブにし、前記行アドレスを格納し、新し
    い行アドレスと直前の行アドレスとを比較し、比較結果
    が一致のとき、前記ＲＡＳを直ちにアクティブとして前
    記ＲＡＳを前記メモリ手段に与え、前記格納制御回路
    で、前記直前の行アドレスを格納し、前記ＲＡＳがアク
    ティブになったとき、新しいアドレスを受け取る前に前
    記格納された行アドレスを与えることを特徴とするコン
    ピュータ・メモリ・アドレッシング方法。
  9. 【請求項９】少なくとも一つのプロセッサと、データを
    格納するためのメモリ手段を備え、このメモリ手段は複
    数の格納位置を有し、これらの位置のそれぞれは、第１
    の複数のアドレスの内の一つと、第２の複数のアドレス
    の内の一つとによって指定され、前記プロセッサに接続
    され、前記指定された位置の前記データをアクセスする
    ためのプロセッサの要求に応え、前記第２のアドレスと
    第２のストローブ信号とが続く第１のアドレスおよび第
    １のストローブ信号を与える制御手段を備え、前記第１
    のストローブ信号は次のアクセスの開始の前に非アクテ
    ィブになり、前記第１のストローブ信号が非アクティブ
    になったとき、前記メモリ手段は自動的に現在の第２の
    アドレスから直前の第１のアドレスに切り替わり、前記
    制御手段は、前記第１のアドレスを格納する手段と、各
    アクセスごとに新しい第１のアドレスを直前の第１のア
    ドレスと比較する比較手段とを備え、この比較手段は、
    比較結果が一致となったときは、直ちにメモリ手段への
    前記第１のストローブ信号をアクティブにして直前の第
    １のアドレスによって前記メモリをアクセスさせ、比較
    結果が不一致となったときは、新しい第１のアドレスと
    第１のストローブ信号とによって前記メモリ手段をアク
    セスするコンピュータ・システム。
JP3133340A 1990-08-31 1991-05-10 メモリ・アクセス・システムおよび方法 Expired - Lifetime JPH0682339B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US576253 1975-05-12
US57625390A 1990-08-31 1990-08-31

Publications (2)

Publication Number Publication Date
JPH04242450A JPH04242450A (ja) 1992-08-31
JPH0682339B2 true JPH0682339B2 (ja) 1994-10-19

Family

ID=24303611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3133340A Expired - Lifetime JPH0682339B2 (ja) 1990-08-31 1991-05-10 メモリ・アクセス・システムおよび方法

Country Status (4)

Country Link
US (1) US5771369A (ja)
EP (1) EP0473311B1 (ja)
JP (1) JPH0682339B2 (ja)
DE (1) DE69120878D1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2986049B2 (ja) * 1993-06-30 1999-12-06 インターナショナル・ビジネス・マシーンズ・コーポレイション メモリ・アクセス・システム
EP1199723B1 (en) * 2000-10-18 2008-12-31 STMicroelectronics S.r.l. Interlaced memory device with random or sequential access
US6738874B2 (en) * 2001-05-02 2004-05-18 Layer N Networks, Inc. Controller architecture and strategy for small discontiguous accesses to high-density memory devices
US6910095B2 (en) * 2001-10-01 2005-06-21 Britestream Networks, Inc. Memory request handling method for small discontiguous accesses to high-density memory devices
JP2005190092A (ja) * 2003-12-25 2005-07-14 Matsushita Electric Ind Co Ltd メモリアクセスコントロール回路
US8713278B2 (en) * 2005-04-25 2014-04-29 Hewlett-Packard Development Company, L.P. System and method for stranded file opens during disk compression utility requests
TWI369611B (en) * 2008-08-14 2012-08-01 Asustek Comp Inc Main board and interface control method for memory slot thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940747A (en) * 1973-08-02 1976-02-24 Texas Instruments Incorporated High density, high speed random access read-write memory
US4081701A (en) * 1976-06-01 1978-03-28 Texas Instruments Incorporated High speed sense amplifier for MOS random access memory
US4623986A (en) * 1984-02-23 1986-11-18 Texas Instruments Incorporated Memory access controller having cycle number register for storing the number of column address cycles in a multiple column address/single row address memory access cycle
US4725945A (en) * 1984-09-18 1988-02-16 International Business Machines Corp. Distributed cache in dynamic rams
US4636986B1 (en) * 1985-01-22 1999-12-07 Texas Instruments Inc Separately addressable memory arrays in a multiple array semiconductor chip
US4701843A (en) * 1985-04-01 1987-10-20 Ncr Corporation Refresh system for a page addressable memory
US4750839A (en) * 1985-08-07 1988-06-14 Texas Instruments Incorporated Semiconductor memory with static column decode and page mode addressing capability
US4823324A (en) * 1985-09-23 1989-04-18 Ncr Corporation Page mode operation of main system memory in a medium scale computer
JPS62149099A (ja) * 1985-12-23 1987-07-03 Toshiba Corp メモリアクセス制御回路
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
JPS63177235A (ja) * 1987-01-19 1988-07-21 Fujitsu Ltd 多次元アクセスメモリ
US4894770A (en) * 1987-06-01 1990-01-16 Massachusetts Institute Of Technology Set associative memory
US4839796A (en) * 1987-07-16 1989-06-13 Icon International, Inc. Static frame digital memory
US4847758A (en) * 1987-10-30 1989-07-11 Zenith Electronics Corporation Main memory access in a microprocessor system with a cache memory
JPH01146187A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
US5335336A (en) * 1988-03-28 1994-08-02 Hitachi, Ltd. Memory device having refresh mode returning previous page address for resumed page mode
GB8807849D0 (en) * 1988-04-05 1988-05-05 Int Computers Ltd Data processing apparatus with page mode memory
US4937791A (en) * 1988-06-02 1990-06-26 The California Institute Of Technology High performance dynamic ram interface
US4870622A (en) * 1988-06-24 1989-09-26 Advanced Micro Devices, Inc. DRAM controller cache
US4933910A (en) * 1988-07-06 1990-06-12 Zenith Data Systems Corporation Method for improving the page hit ratio of a page mode main memory system
US5022004A (en) * 1988-10-28 1991-06-04 Apollo Computer, Inc. Method and apparatus for DRAM memory performance enhancement

Also Published As

Publication number Publication date
US5771369A (en) 1998-06-23
EP0473311B1 (en) 1996-07-17
DE69120878D1 (de) 1996-08-22
JPH04242450A (ja) 1992-08-31
EP0473311A2 (en) 1992-03-04
EP0473311A3 (en) 1992-12-30

Similar Documents

Publication Publication Date Title
US4933910A (en) Method for improving the page hit ratio of a page mode main memory system
US5889714A (en) Adaptive precharge management for synchronous DRAM
US5490114A (en) High performance extended data out
EP0375121B1 (en) Method and apparatus for efficient DRAM control
US6950911B2 (en) Multi-port memory device with multiple modes of operation and improved expansion characteristics
US5329489A (en) DRAM having exclusively enabled column buffer blocks
US6219765B1 (en) Memory paging control apparatus
US5587964A (en) Page mode and nibble mode DRAM
CA1304523C (en) Computer bus having page mode memory access
US6219764B1 (en) Memory paging control method
KR19990029216A (ko) 디램 탑재된 반도체 집적 회로
US6918016B1 (en) Method and apparatus for preventing data corruption during a memory access command postamble
US5949737A (en) Memory device and method for reading data therefrom
JPS6061977A (ja) 高速メモリ・アクセス方法及びその装置
JPH0682339B2 (ja) メモリ・アクセス・システムおよび方法
US5479640A (en) Memory access system including a memory controller with memory redrive circuitry
US5235691A (en) Main memory initializing system
US5745429A (en) Memory having and method for providing a reduced access time
JP2986049B2 (ja) メモリ・アクセス・システム
JPH05107314A (ja) Ｉｃ試験装置
US5524228A (en) Memory control circuit for reducing the number of row address signals
JP3180877B2 (ja) メモリインターフェ−ス回路
JPH01258152A (ja) メモリ制御装置
JPH1153267A (ja) メモリデータ誤り自動訂正回路
JPH06176559A (ja) 半導体記憶装置