JP2986049B2

JP2986049B2 - メモリ・アクセス・システム

Info

Publication number: JP2986049B2
Application number: JP6097353A
Authority: JP
Inventors: フランク・フィリップ・カートマン; ブライアン・ウィリアム・カーラン; マシュー・アンソニー・クリゴウスキー; チン−チェー・ロ; サンディ・ノクチュエット・ルー; サンジェイ・ビクバイ・パテル; ウィリアム・ウ・シェン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-06-30
Filing date: 1994-05-11
Publication date: 1999-12-06
Anticipated expiration: 2014-12-06
Also published as: JPH0728697A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理コンピュータ・
システムに関し、特に、主メモリがダイナミック・ラン
ダム・アクセス・モジュール（ＤＲＡＭ）により実施さ
れるコンピュータ・システムに関する。

【０００２】

【従来の技術】本願はB．W．Curranによる１９９０年８
月３１日出願の係属中の米国特許出願第５７６２５３
号"Method and Apparatus for Memory Row Redrive wit
hPrevious Row Address Store and Compare" （これは
１９９３年３月２９日出願の米国特許出願第０３９５４
９号として継続される）に部分的に関連する。

【０００３】これらの係属中の出願は本願の出願人であ
るＩＢＭにより所有される。

【０００４】これらの係属中の出願で述べられる説明
は、本願において参照される。

【０００５】用語解説：本明細書において使用される特
定の用語の意味について次に示す。ＤＲＡＭダイナミック・ランダム・アクセス・メモリ
・モジュールＲＡＳ行アドレス・ストローブＣＡＳ列アドレス・ストローブＰＭＣプロセッサ・メモリ制御装置ＢＳＭ基本記憶モジュールＢＭＣ基本メモリ制御装置ＭＳＡ主記憶配列ＣＰＵ中央処理ユニット ROW_ADD 行アドレス COMP-RECOMP コンプリメント−再コンプリメントＨＡＭＴハードウェア支援メモリ・テスタＦＳＦＳフェッチ−ストア−フェッチ−ストア・マク
ロＵＥＥＣＣによる訂正不能エラーＥＣＣエラー訂正（及び検出）コードＤＰＬフェッチ・バッファを含むデータ・パス論理ＤＷ６４ビット・データ及び８ＥＣＣチェック・ビッ
トを含むダブル・ワードＱＷ互いに連結された２つのダブル・ワードを含むク
ワッド・ワード Double Line １６ＱＷを含むデータ・ブロック

【０００６】次に従来の技術について述べる。今日、プ
ロセッサ・メモリ制御装置（ＰＭＣ）が存在し、これは
行及び列アドレスを単一のバス上にマルチプレクスし、
主メモリ（以降では基本記憶モジュールまたはＢＳＭと
称する）により要求されるクリティカルな行及び列アド
レス・ストローブ（ＲＡＳ及びＣＡＳ）・シーケンスを
生成する。

【０００７】従来特許：ＲＡＳ及びＣＡＳシーケンスを
生成するメモリ・アクセス・システムが、Morris Cohen
による米国特許第４７０１８４３号"REFRESH SYSTEM FO
R A PAGEADDRESSABLE MEMORY" に述べられている。他の
ページ・アドレス可能メモリにはインテル社のリップル
モード（Ripplemode）が含まれる。他のページ・モード
特許として、米国特許第４８０３６２１号、同第４８０
７６２２号、同第４８３９７９６号、同第４８２３３２
４号、及び同第４６２３９８６号がある。

【０００８】

【発明が解決しようとする課題】図３のCohen 特許は、
Brian Curranの関連する過去の出願以前における従来技
術の幾つかの欠点を示している。ページ・モードにおい
て、ＲＡＳストローブは、順次アクセスの行アドレスの
変更が検出されるまで、活動状態またはロウを維持す
る。問題はいつ次のアクセスが発生するかを予測できな
い点であり、ＤＲＡＭへのＲＡＳ信号は漠然と活動状態
を維持しなければならず、更にＲＡＳが活動状態の時に
は相当な電力が消費される。従来技術の別の問題は、次
のアクセスが同一ページに対するものであるかどうかが
予測できない点である。そうでない場合、ＲＡＳを非活
動化し、ＲＡＳプリチャージ時間を守り、新たな行アド
レスに対しＲＡＳを再活動化するために、相当な待ち時
間が要求される。

【０００９】

【課題を解決するための手段】本発明は、本明細書にお
いて以降単純化のためにＫ１９と呼ぶことにするB．W．
Curranによる米国特許出願第５７６２５３号"Method an
d Apparatus forMemory Row Redrive with Previous Ro
w Address Store and Compare" （１９９０年８月３１
日出願）の単純化バージョンである。図４で表されるBr
ian W．Curranの過去の出願と同様、本発明のＲＡＳ信
号は、活動状態に保持するのとは対象的に、続くアクセ
ス以前に活動状態に移行する。最初に幾つかの基本概念
について要約し、次に本発明の詳細について述べること
にする。

【００１０】典型的なメモリ制御装置である基本メモリ
制御装置からＢＳＭへのインタフェース・シーケンスが
図２に示される。こうしたインタフェース・シーケンス
を生成する基本総称ハードウェアが図１に示される。

【００１１】図１及び図２を参照すると、特定の基本制
御装置のハードウェア及び動作タイミング波形が示され
る。プロセッサのフェッチ及びストア要求は、プロセッ
サ・メモリ制御装置（ＰＭＣ）１０内の優先論理１１に
より優先順位付けされる。任意のオペレーションが選択
される時、優先論理１１は活動ステータスを配列開始ラ
イン上に提供する。この配列開始活動信号は、行を選択
するために選択ゲート１５に供給され、次に列アドレス
が行／列アドレス・ラッチ１７にゲートされる。この特
定のシステムにおける行アドレスは、配列オペレーショ
ン（またはアクセス）の第１サイクルで選択され、列ア
ドレスはアクセスの第５サイクルの直前で選択される。
配列開始信号はまた、カウンタである配列タイマ１９を
活動化する。配列タイマ１９は活動状態の配列開始ステ
ータスを受信すると、カウント１に初期化される。クロ
ック１９ａが配列タイマ１９に入力され、各サイクルに
おいてカウンタを増分する。配列タイマ１９の出力はタ
イミング論理１８に供給され、これはアクセスの第１サ
イクルの間にアドレス有効を即時提供する。そしてカウ
ンタが４サイクル乃至１１サイクルの間、活動状態の行
アドレス・ストローブ（ＲＡＳ）信号（ロウ・レベル）
をＢＳＭカード２０上のＲＡＳラッチ２３に提供する。
また、ほぼ６サイクル目に、ＣＡＳ信号（列アドレス・
ストローブ）がメモリ・カード２０上のＣＡＳラッチ２
２に提供される。メモリ・カード制御論理２０ａは行／
列アドレス・ラッチ２１、ＣＡＳラッチ２２及びＲＡＳ
ラッチ２３を含む。また、タイミング論理１８は、カウ
ンタが５サイクル目に達した時に、アドレス有効信号を
提供する。論理１８からのアドレス有効信号は、メモリ
・カード２０内のラッチ２１をゲートし、それによりイ
ンタフェースを介してカード行／列アドレス・ラッチ２
１に供給される行及び列アドレスをラッチする。メモリ
・カード制御論理２０ａの１部であるラッチ２１におけ
る行／列アドレスは、ＤＲＡＭをアドレスするために、
ＤＲＡＭ制御ラッチ２３からのＲＡＳ信号及びＤＲＡＭ
制御ラッチ２２からのＣＡＳ信号と一緒に送られる。Ｄ
ＲＡＭはメモリ・カード２０上の複数のメモリ・チップ
から構成され、アドレス及びＲＡＳストローブ信号及び
ＣＡＳストローブ信号を受信する。これらは図２に示さ
れるように、メモリ読出しオペレーション及び書込みオ
ペレーションの間にシーケンスされる。こうした背景を
前提として、本発明に関連して使用される従来の出願を
調査することにする。

【００１２】B．W．CurrenによるＫ１９出願すなわち米
国特許出願第５７６２５３号"Method and Apparatus fo
r Memory Row Redrive with Previous Row AddressStor
e and Compare"（１９９０年８月３１日出願）で述べら
れる実施例によれば、データを記憶するメモリ手段によ
り、改良されたメモリ・アクセス・システムが提供さ
れ、該メモリ手段は複数の記憶ロケーションを含み、各
ロケーションは複数の第１のアドレスの１つ及びそれに
続く複数の第２のアドレスの１つにより指定される。指
定のロケーションのデータをアクセスするための制御手
段は、第１のアドレス及び第１のストローブ信号、及び
それに続く第２のアドレス及び第２のストローブ信号に
より提供される。第１のストローブ信号は、次のアクセ
スの開始以前に非活動状態に移行する。メモリ手段は、
第１のストローブ信号が非活動状態に移行する時、自動
的に第２のアドレスから前回の第１のアドレスに再度切
替わる。制御手段は更に各アクセスに際し第１のアドレ
スを記憶し、次の第１のアドレスを前回の第１のアドレ
スと比較する手段を含む。一致が存在する場合、制御は
メモリに対し第１のストローブ信号を活動化し、前回の
第１のアドレスがメモリをアクセスすることを許可す
る。一致が存在しない場合、制御は新たな第１のアドレ
ス及び第１のストローブ信号によりメモリをアクセスす
る。

【００１３】更に、以降で簡単な説明を伴いリストされ
る刊行物及び特許が存在することを述べておく。

【００１４】データ・ページが多数のＭＳＡ（主記憶配
列）に跨って広がり、多くのＣＰＵが、接近して続く異
なる行アドレスのキャストアウトを同一のＭＳＡに対し
同時に実行するコンピュータ・システムでは、前回行ア
ドレスと同一の現在行アドレスを有する機会は僅かであ
る。こうした高度インタリーブド・メモリ・システムで
は、本発明の再駆動は、共通の行アドレス・シーケンス
を保証するマクロ・タイプの特殊コマンドにより実施さ
れる。これらのマクロ・オペレーション・コマンドに対
する特定の設計は、ハードウェアの簡素化に通じる。再
駆動概念のこの態様は、再駆動を単純化し、説明される
実施例における回路の簡素化を可能とする。

【００１５】これらの改良が、次に示す実施例の中で詳
細に述べられる。本発明の利点及び特徴をより理解する
ために、以下の説明及び図を参照されたい。

【００１６】

【実施例】実施例について詳細に述べる前に、前述の米
国特許出願第５７６２５３号に記載される図について説
明する。

【００１７】図３を参照すると、この従来出願によるメ
モリ行再駆動システムが表され、ここでは図１に関連し
て述べられるハードウェアに加え、メモリ制御装置１０
内に、前回行アドレス・ラッチ５０、ＡＮＤゲート５
３、セレクタ５５及び比較回路５１が含まれる。セレク
タ５５は、通常、カウント"１"を配列タイマ１９に提供
する。行アドレス比較回路５１は、現在行アドレス及び
レジスタ５０から前回行アドレスを受信するように接続
される。ラッチ５０は現在行アドレスを受信し、配列開
始信号が活動状態の時に、このアドレスをラッチする。
前回行ラッチ５０の出力は、現在行アドレスを前回行ア
ドレスと比較するために、比較回路５１に提供される。
比較回路５１の出力はゲート５３で配列開始信号と論理
積され、１よりも大きいカウント値をセレクタ５５から
配列タイマ１９に選択またはプリロードし、メモリ・ア
クセス・サイクルをスキップさせる。この従来出願にお
いて述べられる実施例では、回路５１において一致が発
生し、配列開始信号が活動状態になると、ＡＮＤゲート
５３の出力により、セレクタ５５からカウント値４が配
列タイマ１９にロードされ、タイミング論理１８からの
ＲＡＳ信号の即時生成を可能とする。

【００１８】メモリ・カード制御論理２０ａには選択ゲ
ート２５、前回行アドレス・レジスタ２７、ＲＡＳエッ
ジ検出論理２９及びフリップ・フロップ素子３１が追加
される。行／列アドレス・ラッチ２１の出力は、選択ゲ
ート２５の"０"入力に送信され、選択ゲート２５は、通
常、行／列アドレス・ラッチ２１からの出力をＤＲＡＭ
にゲートする。行／列アドレス・ラッチ２１からの行出
力は前回行アドレス・レジスタ２７にも供給され、前回
行アドレス・レジスタ２７はＲＡＳの立下りエッジによ
りゲートされる時に（ロウ・レベルが活動状態）、前回
行アドレスをラッチする。ＢＳＭは更にＲＡＳの立下り
エッジを検出するＲＡＳエッジ検出論理２９を含み、こ
れはレジスタ２７において行アドレスをラッチするため
の許可ゲートを提供する。検出論理２９はまたＲＡＳの
立上りエッジを検出し、フリップ・フロップ３１にセッ
ト信号を提供する。フリップ・フロップ３１のセット状
態は選択ゲート２５に切替え制御信号を提供し、セレク
タ２５の"１"入力を介して、前回行アドレス・レジスタ
２７からＤＲＡＭに前回行アドレスを駆動する。図４に
おいて、ＲＡＳの非活動化に際し、前回行アドレスがＤ
ＲＡＭに即時送信される様子が示される。タイミング論
理１８はアドレス有効信号を、行／列アドレス・ラッチ
２１及びフリップ・フロップ３１の両者に提供し、これ
らをリセットする。ＲＡＳエッジ検出論理が立上りエッ
ジを検出する時、フリップ・フロップ３１及び前回行ア
ドレスがゲートされる。

【００１９】図３に示されるシステムのタイミング・シ
ーケンスは、図４のタイミング図を使用して説明され
る。優先論理１１はフェッチまたはストア要求を検出す
ると、配列開始信号を選択ゲート１５に提供し、初期行
アドレスを制御装置１０の行／列アドレス・ラッチ１７
にゲートする。行アドレスはまた前回行アドレス・ラッ
チ５０にもゲートされる。ＲＡＳ検出論理２９はカウン
ト４においてＲＡＳ立下りエッジを検出すると、前回行
アドレス・レジスタ２７にゲート信号を提供し、それに
よりラッチ２１に存在する行アドレスが前回行アドレス
・レジスタ２７にロードされる。初期行アドレスの後に
は列アドレスが続き、これもセレクタ１５を介して、行
／列アドレス・ラッチ１７にゲートされる。前回行が存
在しなかった場合、比較回路５１において一致は発生せ
ず、前述のように、通常カウント１がセレクタ・ゲート
５５において選択され、配列タイマ１９に提供される。
タイミング論理１８が次にＢＳＭ論理２０のラッチ２３
に活動状態ＲＡＳ信号（ロウ・レベル）を提供し、前述
のようにＲＡＳ信号がＤＲＡＭに提供される。タイミン
グ論理から供給されるアドレス有効信号は、行アドレス
をラッチ２１にゲートし、またフリップ・フロップ３１
をリセットする。フリップ・フロップ３１は次にセレク
タ２５を、"０"入力におけるアドレスをＤＲＡＭに接続
する通常の位置にゲートする。アドレス有効信号はその
後、数サイクル非活動状態となる。前述のように、カウ
ント５の直前に、列アドレスがセレクタ１５を介して選
択され、制御装置１０の行／列アドレス・ラッチ１７に
ラッチされ、カウント５にて、アドレス有効信号の活動
化により、ＢＳＭ論理のラッチ２１にラッチされる。列
アドレスに続き、タイミング・カウント１１において、
タイミング論理１８からのＲＡＳストローブがハイまた
は非活動状態となる。これはＲＡＳエッジ検出論理２９
により検出され、検出論理２９はフリップ・フロップ３
１にセット信号を提供し、それにより前回行アドレスが
レジスタ２７からＤＲＡＭにゲートされる。次のアクセ
スに関連する行アドレスが次に前回行アドレス・レジス
タ・ラッチ５０と比較され、比較回路５１において一致
が発生し、配列開始信号が活動状態になると、ＡＮＤゲ
ート５３が制御信号をセレクタ５５に提供し、配列タイ
マ１９のカウンタがカウント１ではなくカウント４に進
められる。その後、行が一致する限り、ＲＡＳストロー
ブが即時活動化される。なぜなら、前回行アドレスが既
にＤＲＡＭの入力に持続維持されているからである。次
のアドレス有効信号が各アクセスにおいて発生する場
合、フリップ・フロップ３１がリセットされ、選択スイ
ッチを"０"入力位置に接続するように戻し、ゲート２１
においてラッチされた列アドレスを受信する。比較回路
５１において一致が発生せず、配列開始信号が活動状態
の場合、通常カウントの１が配列タイマ１９にロードさ
れる。システムはカウントを強制的に進めずに、現在行
アドレスをＢＳＭにゲートする本来の形式で動作する。
タイマ論理１８はクロック・サイクル４乃至１１の間で
ＲＡＳストローブを提供し、ＣＡＳストローブはほぼカ
ウント６で、またアドレス有効パルスはカウント１及び
５で提供される。

【００２０】本発明について更に詳細に述べることにす
る。我々は従来図と同一の要素を示すことにより再駆動
の改良を説明するが、COMP-RECOMP コマンド・シーケン
スの説明が追加される。オペレーションはダブル・ライ
ン基本で実行される。ダブル・ラインは１６ＱＷ（クワ
ッド・ワード）として定義され、各ＱＷは２つのダブル
・ワード（ＤＷ）を含む。各ＤＷはＢＳＭから入来し、
ＱＷ転送をサポートするために、２つのＢＳＭが同時に
動作しなければならない。

【００２１】考慮されなければならない２つの特殊コマ
ンドが存在することが明らかにされよう。図５はCOMP-R
ECOMP コマンド・マクロを示し、これは４つの原子的に
結合されるマクロ・コマンド、すなわち00110 Fetch Re
try I（F）、00010 StoreRetry I（S）、00111 Fetch R
etry II（F）、及び00011 Store Retry II（S）のグル
ープである。COMP-RECOMPはＥＣＣが訂正を失敗したＵ
Ｅベクトル・バッファを確定するために使用される。

【００２２】図６はHAMT SCRUBEコマンド・マクロを示
し、これは４つの原子的に結合されたマクロ・コマン
ド、すなわち01010 Fetch Scrub I（F）、00010 Store
RetryI（S）、01011 Fetch Scrub II（F）及び00011 St
ore Retry II（S）のグループである。HAMT SCRUBマク
ロはハード・エラーの発生を検出するために使用され
る。発生回数はカウンタにより、メモリの "ダーティ
（dirty）"・レベルの測定として記録される（１ビット
位置につき１回）。メモリ内のソフト・エラーについて
もこれらのステップにより訂正可能である。

【００２３】どちらのマクロにおいても、フェッチ／ス
トア・マクロ・オペレーションが原子的に結合されたグ
ループが含まれ、４つのステップすなわちＦＳＦＳを含
む。アルゴリズム的には、最初のフェッチ（Ｆ）により
使用される行アドレスが、続くストア（Ｓ）及びフェッ
チ（Ｆ）・ステップにより再使用されなければならな
い。行アドレスの再使用はコマンドの定義により保証さ
れているため、トラップ及び比較のために使用されるハ
ードウェアが取り除かれ、再駆動のためのハードウェア
が著しく簡素化される。

【００２４】次に図５のCOMP-RECOMPマクロ・オペレー
ションについて述べる。これはマクロとして発行される
４つの原子的に結合されるステップを含む。

【００２５】ステップ１：ＰＭＣがプロセッサから"Fet
ch Retry I" コマンドを受信する。ＰＭＣは次にフェッ
チ（Ｆ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論
理が活動状態になるように、データ・パス論理（ＤＰ
Ｌ）を条件付けする。ＢＳＭは最後にデータ・ブロック
を返却するが、これは１度に１ダブル・ワード（ＤＷ）
を合計１６回送る。各ＤＷに対し、ＥＣＣがＵＥを検出
する時、１にセットされる１ＵＥビットが存在する。こ
れらの１６ＤＷはＤＰＬの１部であるフェッチ・バッフ
ァにロードされる。

【００２６】ステップ２：ＰＭＣがプロセッサから"Sto
re Retry I" コマンドを受信する。ＰＭＣは次にストア
（Ｓ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が非活動状態になるように、データ・パス論理（ＤＰ
Ｌ）を条件付けする。ＢＳＭは最後にフェッチ・バッフ
ァからデータ・ブロックを受信するが、これは１度に１
ダブル・ワード（ＤＷ）を合計１６回受信する。ＵＥビ
ットがオンのＤＷに対しては、データがＢＳＭに記憶さ
れる以前に、データ反転が実施される。

【００２７】ステップ３：ＰＭＣがプロセッサから"Fet
ch Retry II"コマンドを受信する。ＰＭＣは次にフェッ
チ（Ｆ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論
理が活動状態になるように、データ・パス論理（ＤＰ
Ｌ）を条件付けする。ＢＳＭは最後にデータ・ブロック
を返却するが、これは１度に１ダブル・ワード（ＤＷ）
を合計１６回送る。ＵＥビットがオンの各ＤＷに対して
は、ＥＣＣ論理により訂正され、フェッチ・バッファに
ロードされる以前に、データ反転が実施される。

【００２８】ステップ４：ＰＭＣがプロセッサから"Sto
re Retry II"コマンドを受信する。ＰＭＣは次にストア
（Ｓ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が活動状態になるように、データ・パス論理（ＤＰＬ）
を条件付けする。ＢＳＭは最後にフェッチ・バッファか
らデータ・ブロックを受信するが、これは１度に１ダブ
ル・ワード（ＤＷ）を合計１６回受信する。全ての１６
ＤＷに対し、データ反転は実施されない。この最終ステ
ップでは、以前にＵＥであったものが訂正され、ＵＥフ
リー・データがメモリに記憶される。

【００２９】図６のHAMT SCRUBマクロ・オペレーション
について次に述べる。これはマクロとして発行される４
つの原子的に結合されるステップを含む。これはＨＡＭ
Ｔ（ハードウェア支援メモリ・テスタ）がソフト・エラ
ーをスクラブ（scrub）し、ハード・エラーの存在を検
出するために使用する。これはCOMP-RECOPMアルゴリズ
ムと同様な特性を有する。

【００３０】ステップ１：ＰＭＣがＨＡＭＴから"Fetch
Scrub I" コマンドを受信する。ＰＭＣは次にフェッチ
（Ｆ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が非活動状態になるように、データ・パス論理（ＤＰ
Ｌ）を条件付けする。ＢＳＭは最後にデータ・ブロック
を返却するが、これは１度に１ダブル・ワード（ＤＷ）
を合計１６回送る。これらの１６ＤＷはＤＰＬの１部で
あるフェッチ・バッファにロードされる。

【００３１】ステップ２：ＰＭＣがＨＡＭＴから"Store
Retry I" コマンドを受信する。ＰＭＣは次にストア
（Ｓ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が非活動状態になるように、データ・パス論理（ＤＰ
Ｌ）を条件付けする。データがＢＳＭに記憶される以前
に、データ反転が実施される。フェッチ・バッファ内の
データはそのままの状態を維持する。

【００３２】ステップ３：ＰＭＣがＨＡＭＴから"Fetch
Scrub II"コマンドを受信する。ＰＭＣは次にフェッチ
（Ｆ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が非活動状態で、データ反転がオンとなるになるよう
に、データ・パス論理（ＤＰＬ）を条件付けする。ＢＳ
Ｍから返却されるデータは、フェッチ・バッファに記憶
される元のデータと比較される。比較はＤＷ単位にもと
づき、１度に１ＤＷが実行される。比較はまたビット単
位に実行される。任意のビット位置における不一致は、
ハード・エラー・カウンタを１増分する。

【００３３】ステップ４：ＰＭＣがＨＡＭＴから"Store
Retry II"コマンドを受信する。ＰＭＣは次にストア
（Ｓ）・コマンドをＢＳＭに発行し、同時にＥＣＣ論理
が活動状態になるように、データ・パス論理（ＤＰＬ）
を条件付けする。ＢＳＭは最後にフェッチ・バッファか
らデータ・ブロックを受信するが、これは１度に１ダブ
ル・ワード（ＤＷ）を合計１６回受信する。全ての１６
ＤＷに対し、データ反転は実施されない。この最終ステ
ップでは、以前にソフト・エラーであったものが訂正さ
れ、ハード・エラーがカウンタにより記録される。

【００３４】本発明の再駆動が４つのステップのコマン
ドのいずれかまたは全てに対してのみ実施される場合、
図３のアドレス・トラッピング５０及び比較機構５１、
ＡＮＤゲート５３が排除可能である。特殊コード検出器
またはデコーダ６０が図３に追加される。それによりハ
ードウェアは図７に示される構成に単純化される。同一
ラベルを有する他の論理コンポーネントは、図３の場合
と同じ機能を実行する。コマンド・コード（CMD_CODE）
・レジスタ６２は図７にだけ示され、図１及び図３では
省略される。なぜなら、これらの説明には関係しないか
らである。コマンド・コードはアドレスと一緒に要求の
基本パラメータを形成する。コマンド・コード・レジス
タは優先論理１１がその配列開始信号を活動化するまで
参照されない。

【００３５】特殊コード検出器６０が特殊マクロ・コマ
ンド・コードの到来を検出し、優先論理１１が配列開始
信号を活動化すると、制御装置１０は行再駆動基準が満
足されたことを知り、セレクタ５５は１よりも大きな数
（実施例では４）を配列タイマ１９にロードし、全ての
続くタイミング・シーケンスはＫ１９の従来技術で述べ
られた場合に従う。本実施例においてコマンド・コード
が（00010）、（00011）、（00111）または（01011）の
どれかに等しい時、特殊コード検出器６０の"Yes"信号
６４が活動状態となる。Yesライン６４の活動化は、配
列タイマ１９をカウント１からカウント３にスキップ
し、Ｋ１９従来技術に述べられたＲＡＳセットアップ時
間を排除する。第１ステップに対応するコード、すなわ
ち（00110）もしくは（01010）または任意の他のコー
ドは、特殊コード検出器６０の"No"ライン６６を活動化
し、値１を配列タイマ１９にロードする。Yesライン６
４及びNoライン６６は、図３のＡＮＤゲート５３がライ
ン・ラベル "ＲＡＳの即時活動化" で示されるラインに
よりセレクタ５５を制御する場合と同様に、セレクタ５
５を制御する。

【００３６】これまで本発明の好適な実施例について述
べてきたが、当業者においては、本発明の範囲に含まれ
る様々な改良及び変更を実施することができよう。

【００３７】本発明に関連して以下の事項について開示
する。（１）データを記憶するための、各々が行アドレス及び
列アドレスにより指定される複数の記憶ロケーションを
有するメモリ手段と、システム・タイミングを制御し、
上記メモリ手段に上記行アドレス及び行アドレス・スト
ローブ（ＲＡＳ）信号及びそれに続く上記列アドレス及
び列アドレス・ストローブ（ＣＡＳ）信号を提供するこ
とにより、特定のロケーションの上記データをアクセス
する、上記メモリ手段に接続される制御手段とを含み、
上記ＲＡＳ信号は続くアクセス以前に非活動状態に移行
し、上記制御手段に対し、フェッチ／ストア・マクロ・
オペレーション・コマンドの原子的に結合されたグルー
プを含むマクロ・オペレーション・コマンド・セットが
提供され、第１の上記結合コマンドだけがマクロ・オペ
レーションの１部として行アドレスを提供され、コマン
ド・シーケンスの各コマンドに対し、制御手段がメモリ
に行アドレスを提供する必要のない、メモリ・アクセス
・システム。（２）第１ステップにおいて行アドレスを提供される上
記マクロ・オペレーション・コマンドが上記メモリ手段
により再使用されるメモリ・アクセス・システムであっ
て、上記メモリ手段が第１ステップの行アドレスを保存
し、マクロの第１ステップの間の最後にアクセスされた
行アドレスがメモリ手段により認識される時、続くコマ
ンドに対し、上記ＣＡＳ信号の上記提供の後に、制御手
段に上記メモリ手段への上記行アドレスの提供を要求す
ることなく、マクロの続くステップの間に上記保存され
た行アドレスを利用する（１）記載のメモリ・アクセス
・システム。（３）上記制御手段がマクロ・オペレーションの第１の
行アドレスを検出するデコーダを含む（２）記載のメモ
リ・アクセス・システム。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
ダイナミック・ランダム・アクセス・モジュール（ＤＲ
ＡＭ）をアドレスする時のメモリ・アクセスが改良され
る。

【図面の簡単な説明】

【図１】図２のインタフェース・シーケンスを生成する
ために使用される基本制御装置ハードウェアを示す図で
ある。

【図２】基本メモリ制御装置のタイミング図である。

【図３】Ｋ１９によるメモリ行再駆動を示す図である。

【図４】図３によるシステムのオペレーション波形を表
す図である。

【図５】ＣＰＵにより使用されるＵＥを確定するＣＯＭ
Ｐ−ＲＥＣＯＭＰアルゴリズムを表す図である。

【図６】ＨＡＭＴにより使用されるソフト・エラーを確
定するＣＯＭＰ−ＲＥＣＯＭＰアルゴリズムを表す図で
ある。

【図７】図３の単純化バージョンである本発明の実施例
を表す図である。

【符号の説明】

１０プロセッサ・メモリ制御装置（ＰＭＣ）１１優先論理１７、２１行／列アドレス・ラッチ１８タイミング論理１９配列タイマ２５、５５セレクタ２７前回行アドレス・レジスタ２９ＲＡＳエッジ検出論理３１フリップ・フロップ素子５０前回行アドレス・ラッチ５１比較回路、比較機構

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン・ウィリアム・カーランアメリカ合衆国12477、ニューヨーク州ソガティーズ、コットン・ロード 27 (72)発明者マシュー・アンソニー・クリゴウスキーアメリカ合衆国12533、ニューヨーク州ホープウェル・ジャンクション、タマラック・ドライブ 11 (72)発明者チン−チェー・ロアメリカ合衆国12524、ニューヨーク州フィッシュキル、イースト・セーレム・ロード７ (72)発明者サンディ・ノクチュエット・ルーアメリカ合衆国12590、ニューヨーク州ワッピンガーズ・フォールズ、ホワイト・ゲート・ドライブ 41 (72)発明者サンジェイ・ビクバイ・パテルアメリカ合衆国27513、ノースカロライナ州カリー、ブランプトン・レーン 100−１ディ (72)発明者ウィリアム・ウ・シェンアメリカ合衆国12603、ニューヨーク州ポキプシ、ケラーハウス・ドライブ 18 (56)参考文献特開平４−291084（ＪＰ，Ａ) 特開平４−242450（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/00 - 12/06

Claims

(57)【特許請求の範囲】

【請求項１】メモリ・アクセス・システムであって、（ａ）データを記憶し、各々が行アドレス及び列アドレ
スにより指定される複数の記憶域を有するメモリ手段
と、（ｂ）コマンド・コードから構成される一連のコマンド
をプロセッサから受け取り、該一連のコマンドに対応す
るマクロ・オペレーションを実行するメモリ制御装置で
あって、前記マクロ・オペレーションはマクロ・コード
から構成され、前記行アドレスの最初のアドレスと前記
列アドレスの最初のアドレスを受け取り、前記最初の行
アドレス及び列アドレスを利用する所定の一連のコマン
ドを実行し、前記最初の行アドレスと列アドレスを前記
所定の一連のコマンドの最初のコマンド・コードの次の
コマンド・コードに対する前記マクロ・コードに再使用
する、メモリ制御装置と、を含み、前記所定の一連のコマンドが、前記メモリ手段からデー
タをフェッチするフェッチ・コマンドと前記メモリ手段
へデータを記憶する記憶コマンドを含み、前記メモリ制御装置が、（１）システム・タイミングを制御するシステム・タイ
ミング装置と、（２）前記システム・タイミング装置に接続され、行ア
ドレス・ストローブ（ＲＡＳ）と列アドレス・ストロー
ブ（ＣＡＳ）を生成し、前記最初の行アドレスと列アド
レスを使用する、行及び列アドレス・ストローブ生成手
段と、（３）前記システム・タイミング装置に接続され、所定
の状態になった時に前記システム・タイミング装置内に
所定のカウントをロードするコード検出器と、を有し、前記コマンド・コードが前記所定の一連のコマンドに対
応するマクロ・コードと一致した場合に前記所定の状態
となり、前記システム・タイミング装置が前記所定のカ
ウントを利用してカウントを開始し、前記ＲＡＳが直ち
に活動化されるメモリ・アクセス・システム。
【請求項２】前記所定の一連のコマンドの１つをメモリ
制御装置が制御するまでＲＡＳが非アクティブである、
請求項１記載のメモリ・アクセス・システム。
【請求項３】前記所定の一連のコマンドが、データ・エ
ラーを検知し訂正するＣＯＭＰ−ＲＥＣＯＭＰコマンド
を含む、請求項１記載のメモリ・アクセス・システム。