JPH03296992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03296992A JPH03296992A JP2098782A JP9878290A JPH03296992A JP H03296992 A JPH03296992 A JP H03296992A JP 2098782 A JP2098782 A JP 2098782A JP 9878290 A JP9878290 A JP 9878290A JP H03296992 A JPH03296992 A JP H03296992A
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- 230000004044 response Effects 0.000 claims abstract description 26
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- 238000010586 diagram Methods 0.000 description 24
- 239000000872 buffer Substances 0.000 description 21
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- 238000012937 correction Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特にキャッシュメモ
リが同一チップ上に集積化されたキャッシュメモリ内蔵
半導体記憶装置に関する。
リが同一チップ上に集積化されたキャッシュメモリ内蔵
半導体記憶装置に関する。
［従来の技術］
コンピュータシステムに含まれるメインメモリは、低速
で大容量、したがって低コストのダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）により構成さ
れる。コンピュータシステムのコストパフォーマンスを
向上させるために、メインメモリと中央演算処理装置（
以下、ＣＰＵと呼ぶ）との間に、高速のバッファとして
小容量の高速メモリがよく設けられる。この高速のバッ
ファはキャッシュメモリと呼ばれる。このキャッシュメ
モリには、ＣＰＵが必要とする可能性の高いデータのブ
ロックがメインメモリからコピーされて記憶されている
。ＤＲＡＭにおいてＣＰＵがアクセスしようとしたアド
レスに記憶されているデータがキャッシュメモリにも存
在する状態は、キャツシュヒツトと呼ばれる。この場合
、ＣＰＵは高速のキャッシュメモリにアクセスし、必要
とするデータをキャッシュメモリから取込む。一方、Ｄ
ＲＡＭにおいてＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
い状態は、キャッシュミスと呼ばれる。この場合、ＣＰ
Ｕは低速のメインメモリにアクセスし、必要とするデー
タをメインメモリから取込むと同時に、そのデータの属
するブロックをＤＲＡＭからキャッシュメモリに転送す
る。
で大容量、したがって低コストのダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）により構成さ
れる。コンピュータシステムのコストパフォーマンスを
向上させるために、メインメモリと中央演算処理装置（
以下、ＣＰＵと呼ぶ）との間に、高速のバッファとして
小容量の高速メモリがよく設けられる。この高速のバッ
ファはキャッシュメモリと呼ばれる。このキャッシュメ
モリには、ＣＰＵが必要とする可能性の高いデータのブ
ロックがメインメモリからコピーされて記憶されている
。ＤＲＡＭにおいてＣＰＵがアクセスしようとしたアド
レスに記憶されているデータがキャッシュメモリにも存
在する状態は、キャツシュヒツトと呼ばれる。この場合
、ＣＰＵは高速のキャッシュメモリにアクセスし、必要
とするデータをキャッシュメモリから取込む。一方、Ｄ
ＲＡＭにおいてＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
い状態は、キャッシュミスと呼ばれる。この場合、ＣＰ
Ｕは低速のメインメモリにアクセスし、必要とするデー
タをメインメモリから取込むと同時に、そのデータの属
するブロックをＤＲＡＭからキャッシュメモリに転送す
る。
しかしながら、このようなキャッシュメモリシステムは
高価な高速メモリを必要とするので、コストを重視する
小型のコンピュータシステムでは使用することができな
い。そこで従来は、汎用のＤＲＡＭが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
高価な高速メモリを必要とするので、コストを重視する
小型のコンピュータシステムでは使用することができな
い。そこで従来は、汎用のＤＲＡＭが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
第９図はページモードまたはスタティックコラムモード
が可能な従来のＤＲＡＭ素子の基本的な構成を示すブロ
ック図である。
が可能な従来のＤＲＡＭ素子の基本的な構成を示すブロ
ック図である。
第９図において、メモリセルアレイ５０には、複数のワ
ード線および複数のビット線対が互いに交差するように
配置されており、それらの各交点にメモリセルが設けら
れている。第９図においては、１つのワード線ＷＬ、１
つのビット線対ＢＬ。
ード線および複数のビット線対が互いに交差するように
配置されており、それらの各交点にメモリセルが設けら
れている。第９図においては、１つのワード線ＷＬ、１
つのビット線対ＢＬ。
ＢＬ、およびそのワード線ＷＬとビット線ＢＬとの交点
に設けられた１つのメモリセルＭＣのみが代表的に示さ
れる。
に設けられた１つのメモリセルＭＣのみが代表的に示さ
れる。
メモリセルアレイ５０内のワード線はワードドライバ５
２を介して行デコーダ５３に接続されている。メモリセ
ルアレイ５０内のビット線対はセンスアンプ部５４およ
びＩ１０スイッチ５５を介して列デコーダ５６に接続さ
れている。行アドレスバッファ５７および列アドレスバ
ッファ５８には、行アドレス信号ＲＡおよび列アドレス
信号ＣＡがマルチブレクスされたマルチプレクス信号Ｍ
ＰＸＡが与えられる。行アドレスバッファ５７は行デコ
ーダ５３に行アドレス信号ＲＡを与え、列アドレスバッ
ファ５８は列デコーダ５６に列アドレス信号ＣＡを与え
る。一方、！１０スイッチ５５には出力バッファ５９お
よび入力バッファ６０が接続されている。
２を介して行デコーダ５３に接続されている。メモリセ
ルアレイ５０内のビット線対はセンスアンプ部５４およ
びＩ１０スイッチ５５を介して列デコーダ５６に接続さ
れている。行アドレスバッファ５７および列アドレスバ
ッファ５８には、行アドレス信号ＲＡおよび列アドレス
信号ＣＡがマルチブレクスされたマルチプレクス信号Ｍ
ＰＸＡが与えられる。行アドレスバッファ５７は行デコ
ーダ５３に行アドレス信号ＲＡを与え、列アドレスバッ
ファ５８は列デコーダ５６に列アドレス信号ＣＡを与え
る。一方、！１０スイッチ５５には出力バッファ５９お
よび入力バッファ６０が接続されている。
第１０Ａ図、第１０Ｂ図および第１０Ｃ図にそれぞれＤ
ＲＡＭ素子の通常の続出サイクル、ページモードサイク
ルおよびスタティックコラムモードサイクルの動作波形
図を示す。
ＲＡＭ素子の通常の続出サイクル、ページモードサイク
ルおよびスタティックコラムモードサイクルの動作波形
図を示す。
第１０Ａ図に示す通常の続出サイクルでは、まず、行ア
ドレスバッファ５７が行アドレスストローブ信号ＲＡＳ
の降下エツジでマルチプレクスアドレス信号ＭＰＸＡを
取込んで行アドレス信号ＲＡとして行デコーダ５３に与
える。行デコーダ５３はその行アドレス信号ＲＡに応答
して複数のワード線のうち１本を選択する。その選択さ
れたワード線はワードドライバ５２により活性化される
。
ドレスバッファ５７が行アドレスストローブ信号ＲＡＳ
の降下エツジでマルチプレクスアドレス信号ＭＰＸＡを
取込んで行アドレス信号ＲＡとして行デコーダ５３に与
える。行デコーダ５３はその行アドレス信号ＲＡに応答
して複数のワード線のうち１本を選択する。その選択さ
れたワード線はワードドライバ５２により活性化される
。
これにより、そのワード線に接続された複数のメモリセ
ルに記憶される情報がそれぞれ対応するビット線上に読
出され、その情報がセンスアンプ部５４により検知およ
び増幅される。この時点で、１行分のメモリセルの情報
がセンスアンプ部５４にラッチされている。
ルに記憶される情報がそれぞれ対応するビット線上に読
出され、その情報がセンスアンプ部５４により検知およ
び増幅される。この時点で、１行分のメモリセルの情報
がセンスアンプ部５４にラッチされている。
次に、列アドレスバッファ５８がコラムアドレスストロ
ーブ信号ＣＡＳの降下エツジでマルチプレクスアドレス
信号ＭＰＸＡを取込んで列アドレス信号ＣＡとして列デ
コーダ５６に与える。列デコーダ５６はその列アドレス
信号ＣＡに応答してセンスアンプ部５４にラッチされて
いる１行分の情報のうち１つを選択する。この選択され
た情報はＩ１０スイッチ５５および出力バッファ５９を
介して出力データＤｏｕｔとして外部に取出される。
ーブ信号ＣＡＳの降下エツジでマルチプレクスアドレス
信号ＭＰＸＡを取込んで列アドレス信号ＣＡとして列デ
コーダ５６に与える。列デコーダ５６はその列アドレス
信号ＣＡに応答してセンスアンプ部５４にラッチされて
いる１行分の情報のうち１つを選択する。この選択され
た情報はＩ１０スイッチ５５および出力バッファ５９を
介して出力データＤｏｕｔとして外部に取出される。
この場合のアクセスタイム（ＲＡＳアクセスタイム）ｔ
ＲＡｃは、ロウアドレスストローブ信号ＲＡＳの降下エ
ツジから出力データＤｏｕｔが有効となるまでの時間で
ある。また、この場合のサイクルタイムｔｃは、素子が
アクティブ状態となっている時間とＲＡＳプリチャージ
時間ｔＲＰとの和となる。標準的な値としては、ｔＲＡ
ｏ＝１００ｎｓの場合にはｔｃ ＝２００ｎｓ程度とな
っている。
ＲＡｃは、ロウアドレスストローブ信号ＲＡＳの降下エ
ツジから出力データＤｏｕｔが有効となるまでの時間で
ある。また、この場合のサイクルタイムｔｃは、素子が
アクティブ状態となっている時間とＲＡＳプリチャージ
時間ｔＲＰとの和となる。標準的な値としては、ｔＲＡ
ｏ＝１００ｎｓの場合にはｔｃ ＝２００ｎｓ程度とな
っている。
第１０Ｂ図および第１０Ｃ図に示すページモードサイク
ルおよびスタティックコラムモードサイクルでは、列ア
ドレス信号ＣＡを変化させることにより同一行上のメモ
リセルがアクセスされる。
ルおよびスタティックコラムモードサイクルでは、列ア
ドレス信号ＣＡを変化させることにより同一行上のメモ
リセルがアクセスされる。
ページモードサイクルでは、コラムアドレスストローブ
信号ＣＡＳの降下エツジで列アドレス信号ＣＡがラッチ
される。スタティックコラムモードサイクルでは、スタ
ティックＲＡＭ （ＳＲＡＭ）のように列アドレス信号
ＣＡの変化のみによりアクセスが行なわれる。
信号ＣＡＳの降下エツジで列アドレス信号ＣＡがラッチ
される。スタティックコラムモードサイクルでは、スタ
ティックＲＡＭ （ＳＲＡＭ）のように列アドレス信号
ＣＡの変化のみによりアクセスが行なわれる。
ページモードサイクルのＣＡＳアクセスタイムｔＣＡＣ
およびスタティックコラムモードサイクルのアドレスア
クセスタイムｔＡＡはＲＡＳアクセスタイムｔＲＡＣの
ほぼ１／２の値となり、ｔｉＡｃ＝１００ｎｓのときは
５０ｎｓ程度となる。
およびスタティックコラムモードサイクルのアドレスア
クセスタイムｔＡＡはＲＡＳアクセスタイムｔＲＡＣの
ほぼ１／２の値となり、ｔｉＡｃ＝１００ｎｓのときは
５０ｎｓ程度となる。
この場合、サイクルタイムも短くなり、ページモードサ
イクルの場合はＣＡＳプリチャージ時間ｔ。２の値によ
るが、スタティックコラムモードサイクルと同様、５０
ｎＳ程度の値となる。
イクルの場合はＣＡＳプリチャージ時間ｔ。２の値によ
るが、スタティックコラムモードサイクルと同様、５０
ｎＳ程度の値となる。
第１１図は、第９図のＤＲＡＭ素子のページモードある
いはスタティックコラムモードを利用した簡易キャッシ
ュシステムの構成を示すブロック図である。また、第１
２図は、第１１図の簡易キャッシュシステムの動作波形
図である。
いはスタティックコラムモードを利用した簡易キャッシ
ュシステムの構成を示すブロック図である。また、第１
２図は、第１１図の簡易キャッシュシステムの動作波形
図である。
第１１図において、メインメモリ２１はＩＭ×１ビット
構成の８個のＤＲＡＭ素子２０により１Ｍバイトに構成
されている。この場合、アドレス線は、行アドレス信号
と列アドレス信号とをマルチプレクスする前は２０本（
２２’ ＝１０４８５７６＝ＩＭ）必要である。しかし
、アドレスマルチプレクサ２２により行アドレス信号Ｒ
Ａと列アドレス信号ＣＡとがマルチプレクスされるので
、実際に各ＤＲＡＭ素子２０に接続されるアドレス線の
本数は１０本である。
構成の８個のＤＲＡＭ素子２０により１Ｍバイトに構成
されている。この場合、アドレス線は、行アドレス信号
と列アドレス信号とをマルチプレクスする前は２０本（
２２’ ＝１０４８５７６＝ＩＭ）必要である。しかし
、アドレスマルチプレクサ２２により行アドレス信号Ｒ
Ａと列アドレス信号ＣＡとがマルチプレクスされるので
、実際に各ＤＲＡＭ素子２０に接続されるアドレス線の
本数は１０本である。
次に、第１２図の動作波形図を参照しながら第１１図の
簡易キャッシュシステムの動作を説明する。
簡易キャッシュシステムの動作を説明する。
まず、ＣＰＵ２４が必要とするデータに対応する２０ビ
ツトのアドレス信号ＡＤをアドレスジェネレータ２３が
発生する。ラッチ（タグ）２５は、前のサイクルで選択
されたデータに対応する行アドレス信号を保持している
。コンパレータ２６は、２０ビツトのアドレス信号ＡＤ
のうち１０ビツトの行アドレス信号ＲＡと、ラッチ２５
に保持されている行アドレス信号とを比較する。それら
が互いに一致すれば、現在のサイクルにおいて前のサイ
クルと同じ行がアクセスされたことになる。これをキャ
ツシュヒツトと呼ぶ。この場合、コンパレータ２６はキ
ャツシュヒツト信号ＣＨを発生する。
ツトのアドレス信号ＡＤをアドレスジェネレータ２３が
発生する。ラッチ（タグ）２５は、前のサイクルで選択
されたデータに対応する行アドレス信号を保持している
。コンパレータ２６は、２０ビツトのアドレス信号ＡＤ
のうち１０ビツトの行アドレス信号ＲＡと、ラッチ２５
に保持されている行アドレス信号とを比較する。それら
が互いに一致すれば、現在のサイクルにおいて前のサイ
クルと同じ行がアクセスされたことになる。これをキャ
ツシュヒツトと呼ぶ。この場合、コンパレータ２６はキ
ャツシュヒツト信号ＣＨを発生する。
ステートマシン２７は、キャツシュヒツト信号ＣＨに応
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするページモード制御を行なう。このとき、アドレ
スマルチプレクサ２２が、各ＤＲＡＭ素子２０に列アド
レス信号ＣＡを与える（第１２図参照）。それにより、
各ＤＲＡＭ素子２０のセンスアンプ部にラッチされたデ
ータ群より、列アドレス信号ＣＡに対応するデータが取
出される。このように、キャツシュヒツト時には、各Ｄ
ＲＡＭ素子２０からアクセスタイムｔｃＡｃで高速に出
力データが得られる。
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするページモード制御を行なう。このとき、アドレ
スマルチプレクサ２２が、各ＤＲＡＭ素子２０に列アド
レス信号ＣＡを与える（第１２図参照）。それにより、
各ＤＲＡＭ素子２０のセンスアンプ部にラッチされたデ
ータ群より、列アドレス信号ＣＡに対応するデータが取
出される。このように、キャツシュヒツト時には、各Ｄ
ＲＡＭ素子２０からアクセスタイムｔｃＡｃで高速に出
力データが得られる。
一方、アドレスジェネレータ２３から発生された行アド
レス信号ＲＡとラッチ２５が保持していた行アドレス信
号とが不一致のときには、現在のサイクルにおいて前の
サイクルとは異なる行がアクセスされたことになる。こ
れをキャッシュミスと呼ぶ。
レス信号ＲＡとラッチ２５が保持していた行アドレス信
号とが不一致のときには、現在のサイクルにおいて前の
サイクルとは異なる行がアクセスされたことになる。こ
れをキャッシュミスと呼ぶ。
この場合、コンパレータ２６はキャツシュヒツト信号Ｃ
Ｈを発生しない。ステートマシン２７は通常の続出サイ
クルのＲＡＳ／ＣＡＳ制御を行ない、アドレスマルチプ
レクサ２２は行アドレス信号ＲＡおよび列アドレス信号
ＣＡを順に各ＤＲＡＭ素子２０に与える（第１２図参照
）。このように、キャッシュミス時には、ロウアドレス
ストローブ信号ＲＡＳによるプリチャージから始まる通
常の続出サイクルが開始され、アクセスタイムｔＲＡＧ
で低速に出力データが得られる。そのため、ステートマ
シン２７はウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４
を待機状態に設定する。キャッシュミス時には、ラッチ
２５に新しい行アドレス信号ＲＡが保持される。
Ｈを発生しない。ステートマシン２７は通常の続出サイ
クルのＲＡＳ／ＣＡＳ制御を行ない、アドレスマルチプ
レクサ２２は行アドレス信号ＲＡおよび列アドレス信号
ＣＡを順に各ＤＲＡＭ素子２０に与える（第１２図参照
）。このように、キャッシュミス時には、ロウアドレス
ストローブ信号ＲＡＳによるプリチャージから始まる通
常の続出サイクルが開始され、アクセスタイムｔＲＡＧ
で低速に出力データが得られる。そのため、ステートマ
シン２７はウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４
を待機状態に設定する。キャッシュミス時には、ラッチ
２５に新しい行アドレス信号ＲＡが保持される。
［発明が解決しようとする課題］
第１１図の簡易キャッシュシステムにおいては、各ＤＲ
ＡＭ素子２０内の各アレイブロックの１行分（ＩＭｘ１
ビットＤＲＡＭ素子の場合は１０２４ビツト）のデータ
が１つのデータブロックとしてセンスアンプ群にラッチ
される。そのため、１つのデータブロックのサイズが不
必要に大きく、ラッチ（タグ）２５に保持されるデータ
ブロックの数（エントリ数）が不足する。たとえば、第
１１図の簡易キャッシュシステムではエントリ数は１エ
ントリとなる。したがって、キャツシュヒツトが起こる
割合（キャツシュヒツト率）が低いという問題がある。
ＡＭ素子２０内の各アレイブロックの１行分（ＩＭｘ１
ビットＤＲＡＭ素子の場合は１０２４ビツト）のデータ
が１つのデータブロックとしてセンスアンプ群にラッチ
される。そのため、１つのデータブロックのサイズが不
必要に大きく、ラッチ（タグ）２５に保持されるデータ
ブロックの数（エントリ数）が不足する。たとえば、第
１１図の簡易キャッシュシステムではエントリ数は１エ
ントリとなる。したがって、キャツシュヒツトが起こる
割合（キャツシュヒツト率）が低いという問題がある。
一方、現在１チップで１６Ｍビットのメモリ容量を有す
るＤＲＡＭ素子が試作されるに至っている。これにより
、パーソナルコンピュータシステム等ではメインメモリ
の容量の全体を１チップで賄うことも可能になりつつあ
る。このような状況を想定すると、従来の標準ＤＲＡＭ
素子を用いる場合と、メモリシステムへの組込みに際し
て、インターフェイスなどにおいて部品点数が増加し、
これにより、チップ内では速い信号伝達が、チップ間に
おける遅延により遅くなる等の無駄が生じる。
るＤＲＡＭ素子が試作されるに至っている。これにより
、パーソナルコンピュータシステム等ではメインメモリ
の容量の全体を１チップで賄うことも可能になりつつあ
る。このような状況を想定すると、従来の標準ＤＲＡＭ
素子を用いる場合と、メモリシステムへの組込みに際し
て、インターフェイスなどにおいて部品点数が増加し、
これにより、チップ内では速い信号伝達が、チップ間に
おける遅延により遅くなる等の無駄が生じる。
この発明の目的は、適当な大きさのデータブロックを有
し、かつエントリー数が増加されることにより、キャツ
シュヒツト率が向上され、コストパーフォーマンスが高
い簡易キャッシュシステムを構成することが可能なキャ
ッシュメモリ内蔵半導体記憶装置を得ることである。
し、かつエントリー数が増加されることにより、キャツ
シュヒツト率が向上され、コストパーフォーマンスが高
い簡易キャッシュシステムを構成することが可能なキャ
ッシュメモリ内蔵半導体記憶装置を得ることである。
［課題を解決するための手段］
この発明に係るキャッシュメモリ内蔵半導体記憶装置は
、多重化された列アドレス信号および行アドレス信号を
受けるアドレス受信手段、行アドレス信号および列アド
レス信号に応答してアクセスされるダイナミック型メモ
リ手段、および列アドレス信号の少なくとも一部に応答
してアクセスされるスタティック型メモリ手段を備える
。キャツシュヒツトおよびキャッシュミスの判定時にア
ドレス受信手段からの列アドレス信号の少なくとも一部
に応答してスタティック型メモリ手段がアクセスされ、
キャッシュミス時にはアドレス受信手段からの行アドレ
ス信号および列アドレス信号に応答してダイナミック型
メモリ手段がさらにアクセスされる。
、多重化された列アドレス信号および行アドレス信号を
受けるアドレス受信手段、行アドレス信号および列アド
レス信号に応答してアクセスされるダイナミック型メモ
リ手段、および列アドレス信号の少なくとも一部に応答
してアクセスされるスタティック型メモリ手段を備える
。キャツシュヒツトおよびキャッシュミスの判定時にア
ドレス受信手段からの列アドレス信号の少なくとも一部
に応答してスタティック型メモリ手段がアクセスされ、
キャッシュミス時にはアドレス受信手段からの行アドレ
ス信号および列アドレス信号に応答してダイナミック型
メモリ手段がさらにアクセスされる。
［作用コ
この発明に係るキャッシュメモリ内蔵半導体記憶装置は
、キャッシュメモリとして列アドレス信号の少なくとも
一部に応答してアクセスされるスタティック型メモリ手
段を内蔵しているので、データブロックを適当な大きさ
にし、かつエントリー数を増加することが可能になる。
、キャッシュメモリとして列アドレス信号の少なくとも
一部に応答してアクセスされるスタティック型メモリ手
段を内蔵しているので、データブロックを適当な大きさ
にし、かつエントリー数を増加することが可能になる。
これにより、キャツシュヒツト率が向上される。
この半導体記憶装置においては、キャツシュヒツトおよ
びキャッシュミスにかかわらず、キャツシュヒツトおよ
びキャッシュミスの判定時にまずスタティック型メモリ
手段がアクセスされるので、キャツシュヒツト時には、
高速のアクセスが可能となる。したがって、平均のアク
セス時間の短縮が可能となる。
びキャッシュミスにかかわらず、キャツシュヒツトおよ
びキャッシュミスの判定時にまずスタティック型メモリ
手段がアクセスされるので、キャツシュヒツト時には、
高速のアクセスが可能となる。したがって、平均のアク
セス時間の短縮が可能となる。
［実施例コ
以下、この発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は、この発明の一実施例によるキャッシュメモリ
内蔵ＤＲＡＭ素子（以下、キャッシュＤＲＡＭと呼ぶ）
の構成を示すブロック図である。
内蔵ＤＲＡＭ素子（以下、キャッシュＤＲＡＭと呼ぶ）
の構成を示すブロック図である。
第１図のキャッシュＤＲＡＭＩ ＯＯは、１チップ上に
形成されている。キャッシュＤＲＡＭＩ ＯＯは、メイ
ンメモリに相当するＤＲＡＭ部１ｏおよびキャッシュメ
モリに相当するＳＲＡＭ部２゜を含み、さらにＤＲＡＭ
部１ｏの信頼性を保証する手段として誤り訂正回路（以
下ＦＣＣ回路と呼ぶ）３０を含む。また、このキャッシ
ュＤＲＡＭ１００はテスト動作を制御するためのテスト
制御回路３１を備えている。
形成されている。キャッシュＤＲＡＭＩ ＯＯは、メイ
ンメモリに相当するＤＲＡＭ部１ｏおよびキャッシュメ
モリに相当するＳＲＡＭ部２゜を含み、さらにＤＲＡＭ
部１ｏの信頼性を保証する手段として誤り訂正回路（以
下ＦＣＣ回路と呼ぶ）３０を含む。また、このキャッシ
ュＤＲＡＭ１００はテスト動作を制御するためのテスト
制御回路３１を備えている。
ＤＲＡＭ部１０は、４ビツトの入出力端子を有する×４
ビット構成となっており、ＳＲＡＭ部２０も同様に、×
４ビット構成となっている。ＤＲＡＭ部１０は、第２図
に示すように×４ビット構成に対応して２５６にビット
の４個のデータビットプレーン１０ａ、ｂ、ｃ、ｄと、
ＥＣＣ回路３０のための２５６にビットの１個のパリテ
ィビットプレイン１０ｅとからなる。第１図には、１個
のデータビットプレーンに相当する部分のみが示されて
いる。ＳＲＡＭ部２０は、第２図に示すように、×４ビ
ット構成に対応して２にビットの４個のメモリプレーン
２０ａ、ｂ、ｃ、ｄからなる。
ビット構成となっており、ＳＲＡＭ部２０も同様に、×
４ビット構成となっている。ＤＲＡＭ部１０は、第２図
に示すように×４ビット構成に対応して２５６にビット
の４個のデータビットプレーン１０ａ、ｂ、ｃ、ｄと、
ＥＣＣ回路３０のための２５６にビットの１個のパリテ
ィビットプレイン１０ｅとからなる。第１図には、１個
のデータビットプレーンに相当する部分のみが示されて
いる。ＳＲＡＭ部２０は、第２図に示すように、×４ビ
ット構成に対応して２にビットの４個のメモリプレーン
２０ａ、ｂ、ｃ、ｄからなる。
第１図には、１個のメモリプレーンに相当する部分のみ
が示されている。
が示されている。
第１図において、ＤＲＡＭメモリアレイ１１は、２５６
行および２５６列に配列された複数のダイナミック型メ
モリセルを含む。ＤＲＡＭメモリアレイ１１は、各々が
８列からなる６４のブロックＢ１〜Ｂ６４（６４セツト
）に分割されている。
行および２５６列に配列された複数のダイナミック型メ
モリセルを含む。ＤＲＡＭメモリアレイ１１は、各々が
８列からなる６４のブロックＢ１〜Ｂ６４（６４セツト
）に分割されている。
各ブロック内の各行に記憶される８ビツトのデータが１
つのデータブロックを構成する。一方、ＳＲＡＭメモリ
アレイ２１は、６４行および３２列に配列された複数の
スタティック型メモリセルを含む。ＳＲＡＭメモリアレ
イ２１は、各々が８列からなる４つのウェイ（Ｗｌ〜Ｗ
４）に分割されている。各ウェイ内の各行に記憶される
データが１つのデータブロックを構成する。したがって
、各ウェイには６４のデータブロック（６４セツト）が
記憶される。
つのデータブロックを構成する。一方、ＳＲＡＭメモリ
アレイ２１は、６４行および３２列に配列された複数の
スタティック型メモリセルを含む。ＳＲＡＭメモリアレ
イ２１は、各々が８列からなる４つのウェイ（Ｗｌ〜Ｗ
４）に分割されている。各ウェイ内の各行に記憶される
データが１つのデータブロックを構成する。したがって
、各ウェイには６４のデータブロック（６４セツト）が
記憶される。
このように、キャッシュメモリに相当するＳＲＡＭ部２
０は、４ウ工イセツトアソシアシテイブ方式に対応可能
となっている。
０は、４ウ工イセツトアソシアシテイブ方式に対応可能
となっている。
ＤＲＡＭメモリアレイ１１からＳＲＡＭメモリアレイ２
１へのデータ転送は、各メモリプレーンで８ビツトのデ
ータブロックを単位として行われる。したがって、４個
のメモリプレーンに対応して、−度に合計３２ビツトの
データが一括転送される。
１へのデータ転送は、各メモリプレーンで８ビツトのデ
ータブロックを単位として行われる。したがって、４個
のメモリプレーンに対応して、−度に合計３２ビツトの
データが一括転送される。
このキャッシュＤＲＡＭＩ ００には、多重化されたア
ドレス信号が与えられる。すなわち、アドレス入力端子
に、上位の９ビツトのアドレス信号Ａ９〜Ａ１７および
下位の９ビットアドレス信号ＡＯ〜Ａ８が時分割に与え
られる。行アドレスバッファ１６は、ロウアドレススト
ローブ信号ＲＡＳに応答して、アドレス信号ＡＯ〜Ａ８
を行アドレス信号ＲＡＯ〜ＲＡＳとして行デコーダ１２
に与える。それにより、行デコーダ１２は、ＤＲＡＭメ
モリアレイｌｌ内の１行を選択する。列アドレスバッフ
ァ１７は、コラムアドレスストローブ信号ＣＡＳに応答
して、アドレス信号Ａ９〜Ａ１７を列アドレス信号ＣＡ
Ｏ〜ＣＡ８として列デコーダ１３および１／８デコーダ
１８に与える。列デコーダ１３は、列アドレス信号ＣＡ
Ｏ〜ＣＡ５に応答して、ＤＲＡＭメモリアレイ１１内の
１つのブロックを選択する。
ドレス信号が与えられる。すなわち、アドレス入力端子
に、上位の９ビツトのアドレス信号Ａ９〜Ａ１７および
下位の９ビットアドレス信号ＡＯ〜Ａ８が時分割に与え
られる。行アドレスバッファ１６は、ロウアドレススト
ローブ信号ＲＡＳに応答して、アドレス信号ＡＯ〜Ａ８
を行アドレス信号ＲＡＯ〜ＲＡＳとして行デコーダ１２
に与える。それにより、行デコーダ１２は、ＤＲＡＭメ
モリアレイｌｌ内の１行を選択する。列アドレスバッフ
ァ１７は、コラムアドレスストローブ信号ＣＡＳに応答
して、アドレス信号Ａ９〜Ａ１７を列アドレス信号ＣＡ
Ｏ〜ＣＡ８として列デコーダ１３および１／８デコーダ
１８に与える。列デコーダ１３は、列アドレス信号ＣＡ
Ｏ〜ＣＡ５に応答して、ＤＲＡＭメモリアレイ１１内の
１つのブロックを選択する。
データの続出時には、行デコーダ１２および列デコーダ
１３により選択された各８ビツトのデータブロックがセ
ンスアンプ１５およびＩ１０スイッチ部１４を介して読
出される。１／８デコーダ１８は、各８ビツトのデータ
ブロック内の１ビツトを選択し、それを切換回路２７を
介して外部に出力する。これにより、合計４ビツトのデ
ータが出力される。
１３により選択された各８ビツトのデータブロックがセ
ンスアンプ１５およびＩ１０スイッチ部１４を介して読
出される。１／８デコーダ１８は、各８ビツトのデータ
ブロック内の１ビツトを選択し、それを切換回路２７を
介して外部に出力する。これにより、合計４ビツトのデ
ータが出力される。
一方、外部から与えられる上位の９ビツトのアドレス信
号Ａ９〜Ａ１７は、ＳＲＡＭ部２０にも与えられる。ア
ドレス信号Ａ９〜Ａ１４は行デコーダ２２に与えられる
。アドレス信号Ａ１５〜Ａ１７は、４つのウェイＷ１〜
Ｗ４に対応して設けられた４つの列デコーダ２３ａ、２
３ｂｓ ２３ｃ。
号Ａ９〜Ａ１７は、ＳＲＡＭ部２０にも与えられる。ア
ドレス信号Ａ９〜Ａ１４は行デコーダ２２に与えられる
。アドレス信号Ａ１５〜Ａ１７は、４つのウェイＷ１〜
Ｗ４に対応して設けられた４つの列デコーダ２３ａ、２
３ｂｓ ２３ｃ。
２３ｄに与えられる。行デコーダ２２は、アドレス信号
Ａ９〜Ａ１４に応答してＳＲＡＭメモリアレイ２１内の
１行を選択する。列デコーダ２３ａ〜２３ｄの各々は、
アドレス信号Ａ１５〜Ａ１７に応答して、対応するウェ
イ内の１列を選択する。
Ａ９〜Ａ１４に応答してＳＲＡＭメモリアレイ２１内の
１行を選択する。列デコーダ２３ａ〜２３ｄの各々は、
アドレス信号Ａ１５〜Ａ１７に応答して、対応するウェ
イ内の１列を選択する。
これにより、各ウェイからの１ビツトのデータが読出さ
れる。
れる。
４個のメモリプレーンがありかつ各メモリプレーンが４
つのウェイを含むので、合計１６ビツトのデータがセン
スアンプ２５を介してウェイデコーダ２６に与えられる
。ウェイデコーダ２６は、外部から与えられるウェイア
ドレス信号ＷＡＯ。
つのウェイを含むので、合計１６ビツトのデータがセン
スアンプ２５を介してウェイデコーダ２６に与えられる
。ウェイデコーダ２６は、外部から与えられるウェイア
ドレス信号ＷＡＯ。
ＷＡＩに応答して、各メモリプレーン内の１つのウェイ
を選択する。これにより、４ビツトのデータが切換回路
２７を介して外部に出力される。
を選択する。これにより、４ビツトのデータが切換回路
２７を介して外部に出力される。
また、データの転送時には、ウェイデコーダ２４が、外
部から与えられるウェイアドレス信号ＷＡＯ，ＷＡＩに
応答して、ＳＲＡＭＲＡＭ部会０モリプレーン内の１つ
のウェイを選択する。それにより、ＤＲＡＭ部１０の各
データビットプレーンから読出された８ビツトのデータ
ブロックがＳＲＡＭＲＡＭ部会０するメモリプレーンの
選択されたウェイに転送される。したがって、ＤＲＡＭ
ｌｏからＳＲＡＭＲＡＭ部会０３２ビツトのデータが転
送される。このデータ転送は、外部から与えられる制御
信号ＢＴを「Ｌ」レベルに立ち下げることにより行なわ
れる。
部から与えられるウェイアドレス信号ＷＡＯ，ＷＡＩに
応答して、ＳＲＡＭＲＡＭ部会０モリプレーン内の１つ
のウェイを選択する。それにより、ＤＲＡＭ部１０の各
データビットプレーンから読出された８ビツトのデータ
ブロックがＳＲＡＭＲＡＭ部会０するメモリプレーンの
選択されたウェイに転送される。したがって、ＤＲＡＭ
ｌｏからＳＲＡＭＲＡＭ部会０３２ビツトのデータが転
送される。このデータ転送は、外部から与えられる制御
信号ＢＴを「Ｌ」レベルに立ち下げることにより行なわ
れる。
データの転送時には、ＤＲＡＭ部１０からはパリティビ
ットを含めた４０ビツトが読出され、ＥＣＣ回路３０に
与え°られる。ＥＣＣ回路３０により誤り検出および訂
正が行なわれた後、この４０ビツトのうち３２ビツトの
データビットがＳＲＡＭＲＡＭ部会０される。ＳＲＡＭ
ＲＡＭ部会０ウェイにデータが転送されるかは、リプレ
イスメント論理により生成されたウェイアドレス信号Ｗ
ＡＱ、ＷＡＩにより決定される。
ットを含めた４０ビツトが読出され、ＥＣＣ回路３０に
与え°られる。ＥＣＣ回路３０により誤り検出および訂
正が行なわれた後、この４０ビツトのうち３２ビツトの
データビットがＳＲＡＭＲＡＭ部会０される。ＳＲＡＭ
ＲＡＭ部会０ウェイにデータが転送されるかは、リプレ
イスメント論理により生成されたウェイアドレス信号Ｗ
ＡＱ、ＷＡＩにより決定される。
次に、キャッシュＤＲＡＭＩ ＯＯの基本的な動作を第
２図を参照しながら説明する。
２図を参照しながら説明する。
このキャッシュＤＲＡＭＩ ００は、ヒツトリード、ヒ
ツトライト、ミスリードおよびミスライトという４つの
基本的な動作を行なう。ヒツトリードでは、ＳＲＡＭＲ
ＡＭ部会０−タが読出され、ＣＰＵ２００に与えられる
。ヒツトライトでは、ＣＰＵ２００からＳＲＡＭＲＡＭ
部会０タが書込まれ、同時に、ＤＲＡＭ部１０の対応す
るビットにもデー タが書込まれる。これを、ライトス
ル方式と呼ぶ。
ツトライト、ミスリードおよびミスライトという４つの
基本的な動作を行なう。ヒツトリードでは、ＳＲＡＭＲ
ＡＭ部会０−タが読出され、ＣＰＵ２００に与えられる
。ヒツトライトでは、ＣＰＵ２００からＳＲＡＭＲＡＭ
部会０タが書込まれ、同時に、ＤＲＡＭ部１０の対応す
るビットにもデー タが書込まれる。これを、ライトス
ル方式と呼ぶ。
ミスリードでは、ＤＲＡＭ部１０からデータが読出され
、ＣＰＵ２００に与えられる。このとき、ＤＲＡＭ部１
０内のアクセスされたビットを含むデータブロックがＳ
ＲＡＭＲＡＭ部会０される。
、ＣＰＵ２００に与えられる。このとき、ＤＲＡＭ部１
０内のアクセスされたビットを含むデータブロックがＳ
ＲＡＭＲＡＭ部会０される。
この場合の転送は外部から与えられる制御信号丁Ｔによ
り制御される。ミスライトでは、ＣＰＵ２００からＤＲ
ＡＭ部１０にデータが書込まれる。
り制御される。ミスライトでは、ＣＰＵ２００からＤＲ
ＡＭ部１０にデータが書込まれる。
ＳＲＡＭＲＡＭ部会０−タの転送または非転送は、任意
に選択することができる。
に選択することができる。
第３図は、第１図のキャッシュＤＲＡＭ１００を用いた
簡易キャッシュシステムの構成を示すブロック図である
。また、第４図は第３図の簡易キャッシュシステムの動
作波形図である。
簡易キャッシュシステムの構成を示すブロック図である
。また、第４図は第３図の簡易キャッシュシステムの動
作波形図である。
第３図において、タグ部１０３は、タグメモリ、コンパ
レータおよびリプレイスメント論理実行部を含む。タグ
部１０３には６４セツトの行アドレス信号ＲＡＯ〜ＲＡ
Ｓがタグアドレスとして記憶されている。各セットは４
つのウェイＷ１〜Ｗ４に対応して４組のタグアドレスを
含む。
レータおよびリプレイスメント論理実行部を含む。タグ
部１０３には６４セツトの行アドレス信号ＲＡＯ〜ＲＡ
Ｓがタグアドレスとして記憶されている。各セットは４
つのウェイＷ１〜Ｗ４に対応して４組のタグアドレスを
含む。
マイクロプロセサ１０１は、アドレス信号ＡＯ〜Ａ１７
を発生する。アドレス信号ＡＯ〜Ａ８がタグアドレスと
して、およびアドレス信号Ａ９〜Ａ１４がセットアドレ
スしてタグ部１０３のコンパレータに入力される。コン
パレータは、セットアドレスＡ９〜Ａ１４に対応するセ
ットに記憶されている４組の行アドレス信号ＲＡＯ〜Ｒ
ＡＳ（エントリアドレス）と入力されたアドレス信号Ａ
Ｏ〜Ａ８とを比較する。アドレス信号ＡＯ〜Ａ８が４組
の行アドレス信号ＲＡＯ〜ＲＡＳのいずれかと一致する
と、その行アドレス信号ＲＡＯ〜ＲＡＳに対応するウェ
イアドレス信号ＷＡＯ，ＷＡ１が出力されるとともに、
「Ｈ」レベルのキャツシュヒツト信号ＣＨが出力される
。
を発生する。アドレス信号ＡＯ〜Ａ８がタグアドレスと
して、およびアドレス信号Ａ９〜Ａ１４がセットアドレ
スしてタグ部１０３のコンパレータに入力される。コン
パレータは、セットアドレスＡ９〜Ａ１４に対応するセ
ットに記憶されている４組の行アドレス信号ＲＡＯ〜Ｒ
ＡＳ（エントリアドレス）と入力されたアドレス信号Ａ
Ｏ〜Ａ８とを比較する。アドレス信号ＡＯ〜Ａ８が４組
の行アドレス信号ＲＡＯ〜ＲＡＳのいずれかと一致する
と、その行アドレス信号ＲＡＯ〜ＲＡＳに対応するウェ
イアドレス信号ＷＡＯ，ＷＡ１が出力されるとともに、
「Ｈ」レベルのキャツシュヒツト信号ＣＨが出力される
。
タグ部１０３のコンパレータにより比較が行なわれてい
る間にマルチプレクサ１０４によりアドレス信号Ａ９〜
Ａ１７がキャッシュアドレスとしてキャッシュＤＲＡＭ
Ｉ ００内のＳＲＡＭＲＡＭ部会０され、ＳＲＡＭＲＡ
Ｍ部会０にアクセスされる。その結果、そのアドレス信
号Ａ９〜Ａ１７に対応した４ウ工イ分の１６ビツトのデ
ータがウェイデコーダ２６（第１図）に出力される。
る間にマルチプレクサ１０４によりアドレス信号Ａ９〜
Ａ１７がキャッシュアドレスとしてキャッシュＤＲＡＭ
Ｉ ００内のＳＲＡＭＲＡＭ部会０され、ＳＲＡＭＲＡ
Ｍ部会０にアクセスされる。その結果、そのアドレス信
号Ａ９〜Ａ１７に対応した４ウ工イ分の１６ビツトのデ
ータがウェイデコーダ２６（第１図）に出力される。
もし、そのサイクルでキャツシュヒツトが起これば、第
４図に示すように、タグ部１０３からウェイアドレス信
号ＷＡＯ，ＷＡＩが出力される。
４図に示すように、タグ部１０３からウェイアドレス信
号ＷＡＯ，ＷＡＩが出力される。
このウェイアドレス信号ＷＡＯ，ＷＡＩに応答して、ウ
ェイデコーダ２６により４つのウェイＷ１〜Ｗ４のうち
１つのウェイが選択される。これにより、合計４ビツト
のデータが切換回路２７（第１図）を介して外部に出力
される。このように、キャツシュヒツトの場合には、高
速なアクセスが実現される。
ェイデコーダ２６により４つのウェイＷ１〜Ｗ４のうち
１つのウェイが選択される。これにより、合計４ビツト
のデータが切換回路２７（第１図）を介して外部に出力
される。このように、キャツシュヒツトの場合には、高
速なアクセスが実現される。
もし、そのサイクルでキャッシュミスが起これば、ＤＲ
ＡＭコントローラ１０５から発生されるロウアドレスス
トローブ信号ＲＡＳおよびコラムアドレスストローブ信
号ＣＡＳによりＤＲＡＭＲＡＭ部子０セスが行なわれる
。この場合、キャツシュヒツト信号ＣＨはｒＬＪレベル
となる。第１図の列アドレスバッファ１７は、「Ｌ」レ
ベルのキャツシュヒツト信号ＣＨに応答して、マルチプ
レクサ１０４から与えられているアドレス信号Ａ９〜Ａ
１７をラッチする。
ＡＭコントローラ１０５から発生されるロウアドレスス
トローブ信号ＲＡＳおよびコラムアドレスストローブ信
号ＣＡＳによりＤＲＡＭＲＡＭ部子０セスが行なわれる
。この場合、キャツシュヒツト信号ＣＨはｒＬＪレベル
となる。第１図の列アドレスバッファ１７は、「Ｌ」レ
ベルのキャツシュヒツト信号ＣＨに応答して、マルチプ
レクサ１０４から与えられているアドレス信号Ａ９〜Ａ
１７をラッチする。
次にマルチプレクサ１０４は、アドレス信号ＡＯ〜Ａ８
をキャッシュＤＲＡＭＩ ＯＯに与える。
をキャッシュＤＲＡＭＩ ＯＯに与える。
行アドレスバッファ１６は、ロウアドレスストローブ信
号ＲＡＳの立ち下がりに応答してアドレス信号ＡＯ〜Ａ
８を行アドレス信号ＲＡＯ〜ＲＡＳとして行デコーダ１
２に与える。その後、列アドレスバッファ１７は、コラ
ムアドレスストローブ信号ＣＡＳの立ち下がりに応答し
て、ラッチしているアドレス信号Ａ９〜Ａ１７を列アド
レス信号ＣＡＯ〜ＣＡ８として列デコーダ１３および１
／８デコーダ１８に与える。これにより、各データビッ
トプレーンから８ビツトのデータブロックが読出される
。
号ＲＡＳの立ち下がりに応答してアドレス信号ＡＯ〜Ａ
８を行アドレス信号ＲＡＯ〜ＲＡＳとして行デコーダ１
２に与える。その後、列アドレスバッファ１７は、コラ
ムアドレスストローブ信号ＣＡＳの立ち下がりに応答し
て、ラッチしているアドレス信号Ａ９〜Ａ１７を列アド
レス信号ＣＡＯ〜ＣＡ８として列デコーダ１３および１
／８デコーダ１８に与える。これにより、各データビッ
トプレーンから８ビツトのデータブロックが読出される
。
４つのデータビットプレーン１０ａ〜１０ｄから読出さ
れた合計３２ビツトのデータがチエツクピットプレーン
１０ｅから読出された８ビツトのチエツクビットととも
にＥＣＣ回路３０に転送される。
れた合計３２ビツトのデータがチエツクピットプレーン
１０ｅから読出された８ビツトのチエツクビットととも
にＥＣＣ回路３０に転送される。
転送されたデータに誤りがない場合または訂正可能な誤
りがある場合には、第４図に示すように、フラグＵＣＥ
はｒＬＪレベルを保持する。誤りがない場合にはフラグ
ＥＦはｒＬＪレベルを保持し、訂正可能な誤りがある場
合にはフラグＥＦがｒＨＪレベルに立ち上がる。また、
転送されたデータに転送不可能な誤りがあった場合には
、フラグＵＣＥおよびフラグＥＦがｒＨＪレベルに立ち
上がる。
りがある場合には、第４図に示すように、フラグＵＣＥ
はｒＬＪレベルを保持する。誤りがない場合にはフラグ
ＥＦはｒＬＪレベルを保持し、訂正可能な誤りがある場
合にはフラグＥＦがｒＨＪレベルに立ち上がる。また、
転送されたデータに転送不可能な誤りがあった場合には
、フラグＵＣＥおよびフラグＥＦがｒＨＪレベルに立ち
上がる。
この場合には、誤りを含むデータＤｏｕｔが出力される
。なお、ミスリードおよびミスライト時のＤＲＡＭＲＡ
Ｍ部子０ＲＡＭＲＡＭ部子０−タ転送は、キャッシュコ
ントローラ１０２により与えられる制御信号丁〒により
制御される。
。なお、ミスリードおよびミスライト時のＤＲＡＭＲＡ
Ｍ部子０ＲＡＭＲＡＭ部子０−タ転送は、キャッシュコ
ントローラ１０２により与えられる制御信号丁〒により
制御される。
なお、第４図に示されるアドレス信号ＡＯ〜Ａ８、Ａ９
〜Ａ１７は、マルチプロセッサ１０１から出力されるア
ドレス信号を示している。
〜Ａ１７は、マルチプロセッサ１０１から出力されるア
ドレス信号を示している。
第１図の実施例では、各データビットプレーンから読出
された８ビツトのデータブロックのうち１ビツトが列ア
ドレス信号ＣＡ６〜ＣＡ８に基づいてランダムに選択さ
れる。１／８デコーダ１８にシフトレジスタを設けると
、コラムアドレスストローブ信号ＣＡＳをトグルするこ
とにより、スナップモードにより各８ビツトのデータブ
ロックを超高速に順次読出すことも可能である。
された８ビツトのデータブロックのうち１ビツトが列ア
ドレス信号ＣＡ６〜ＣＡ８に基づいてランダムに選択さ
れる。１／８デコーダ１８にシフトレジスタを設けると
、コラムアドレスストローブ信号ＣＡＳをトグルするこ
とにより、スナップモードにより各８ビツトのデータブ
ロックを超高速に順次読出すことも可能である。
上記のように、第１図のキャッシュＤＲＡＭＩ００は、
多重化されたアドレス信号を受けるために特有の動作を
行なう。この動作を第５図のフローチャートを用いて簡
単に説明する。
多重化されたアドレス信号を受けるために特有の動作を
行なう。この動作を第５図のフローチャートを用いて簡
単に説明する。
まず、キャッシュＤＲＡＭＩ ００に列アドレス信号に
相当するアドレス信号Ａ９〜Ａ１７が入力される（ステ
ップＳＬ）。これにより、ＳＲＡＭＲＡＭ部子０セスさ
れ（ステップＳ２）、４ウ工イ分のデータが出力される
（ステップＳ３）。キャツシュヒツト時にはウェイアド
レス信号ＷＡＯ。
相当するアドレス信号Ａ９〜Ａ１７が入力される（ステ
ップＳＬ）。これにより、ＳＲＡＭＲＡＭ部子０セスさ
れ（ステップＳ２）、４ウ工イ分のデータが出力される
（ステップＳ３）。キャツシュヒツト時にはウェイアド
レス信号ＷＡＯ。
ＷＡＩが入力される（ステップＳ４．Ｓ５）。それによ
り、１つのウェイが選択され（ステップＳ６）、そのウ
ェイからデータが出力される（ステップ８７）。
り、１つのウェイが選択され（ステップＳ６）、そのウ
ェイからデータが出力される（ステップ８７）。
キャッシュミス時には、アドレス信号Ａ９〜Ａ１７がラ
ッチされる（ステップＳ８）。次に、行アドレス信号に
相当するアドレス信号ＡＯ〜Ａ８が入力される（ステッ
プＳ９）。それにより、ＤＲＡＭＲＡＭ部子０ドレスが
選択される（ステップ５１０）。次に、ラッチされたア
ドレス信号ＡＯ〜Ａ８によりＤＲＡＭＲＡＭ部子０ドレ
スが選択される（ステップ５１１）。このようにして選
択されたアドレス上のデータが出力される（ステツブ５
１２）。
ッチされる（ステップＳ８）。次に、行アドレス信号に
相当するアドレス信号ＡＯ〜Ａ８が入力される（ステッ
プＳ９）。それにより、ＤＲＡＭＲＡＭ部子０ドレスが
選択される（ステップ５１０）。次に、ラッチされたア
ドレス信号ＡＯ〜Ａ８によりＤＲＡＭＲＡＭ部子０ドレ
スが選択される（ステップ５１１）。このようにして選
択されたアドレス上のデータが出力される（ステツブ５
１２）。
このように、キャッシュミスの場合には、列アドレス信
号に相当するアドレス信号Ａ９〜１７が入力された後に
行アドレス信号に相当するアドレス信号Ａ９〜Ａ１７が
入力される。この入力順序は、ＤＲＡＭＲＡＭ部子０セ
スのための入力順序とは逆になる。この実施例では、先
に入力されたアドレス信号Ａ９〜Ａ１７を有効に利用す
るために、そのアドレス信号Ａ９〜Ａ１７をラッチする
手段を備え、後で入力されるアドレス信号Ａ９〜１７が
取込まれた後にそのラッチされていたアドレス信号Ａ９
〜Ａ１７が有効にされる。その結果、キャッシュミス時
に再度行アドレス信号および列アドレス信号をその順に
入力する必要がなくなり、周辺のコントローラが複雑な
制御をする必要がなく、アクセス時間も短くなる。
号に相当するアドレス信号Ａ９〜１７が入力された後に
行アドレス信号に相当するアドレス信号Ａ９〜Ａ１７が
入力される。この入力順序は、ＤＲＡＭＲＡＭ部子０セ
スのための入力順序とは逆になる。この実施例では、先
に入力されたアドレス信号Ａ９〜Ａ１７を有効に利用す
るために、そのアドレス信号Ａ９〜Ａ１７をラッチする
手段を備え、後で入力されるアドレス信号Ａ９〜１７が
取込まれた後にそのラッチされていたアドレス信号Ａ９
〜Ａ１７が有効にされる。その結果、キャッシュミス時
に再度行アドレス信号および列アドレス信号をその順に
入力する必要がなくなり、周辺のコントローラが複雑な
制御をする必要がなく、アクセス時間も短くなる。
アドレス信号の多重化はキャッシュＤＲＡＭＩ００の動
作と非常によくマツチングし、ピン数の削減と同時にコ
ントローラ系の制御を簡単にし、無駄のない構成が可能
となる。
作と非常によくマツチングし、ピン数の削減と同時にコ
ントローラ系の制御を簡単にし、無駄のない構成が可能
となる。
第６図は、ＥＣＣ回路３０の構成を示す図である。
読出動作の場合には、ＤＲＡＭＲＡＭ部子０２ビツトの
データビットＤＢと８ビツトのパリティビットＰＢとが
読出される。３２ビツトのデータビットＤＢはリードパ
リティ発生器３０１に入力される。排他的論理和回路３
０２により、リードパリティ発生器３０１の出力と８ビ
ツトのパリティビットＰＢとの排他的論理和がとられ、
シンドロームＳＤが発生される。このシンドロームＳＤ
は３２ビツトのデータビットＤＢと８ビツトのパリティ
ビットＰＢとの計４０ビットのうち誤りがあるビットを
示す情報を含んでいる。シンドロームＳＤに基づいて、
誤りパターンデコーダ３０３により、訂正されるべきビ
ットを指定する４０ビツトの信号が発生される。
データビットＤＢと８ビツトのパリティビットＰＢとが
読出される。３２ビツトのデータビットＤＢはリードパ
リティ発生器３０１に入力される。排他的論理和回路３
０２により、リードパリティ発生器３０１の出力と８ビ
ツトのパリティビットＰＢとの排他的論理和がとられ、
シンドロームＳＤが発生される。このシンドロームＳＤ
は３２ビツトのデータビットＤＢと８ビツトのパリティ
ビットＰＢとの計４０ビットのうち誤りがあるビットを
示す情報を含んでいる。シンドロームＳＤに基づいて、
誤りパターンデコーダ３０３により、訂正されるべきビ
ットを指定する４０ビツトの信号が発生される。
排他的論理和回路３０４．３０５により、誤りパターン
デコーダ３０３から出力される信号とＤＲＡＭＲＡＭ部
子０出されたビットとの排他的論理和がとられる。これ
により誤りが訂正される。
デコーダ３０３から出力される信号とＤＲＡＭＲＡＭ部
子０出されたビットとの排他的論理和がとられる。これ
により誤りが訂正される。
誤りが訂正されたビットは、信号φ１が与えられるトラ
ンジスタ３０６，３０７、インバータ３０８．３０９お
よびバッファ３１０．３１１を介してＤＲＡＭＲＡＭ部
子０まれる。ＳＲＡＭ部２０にデータが転送される場合
には、訂正された４０ビツトのうち３２ビツトのデータ
ビットＤＢがＳＲＡＭ部２０にも書込まれる。
ンジスタ３０６，３０７、インバータ３０８．３０９お
よびバッファ３１０．３１１を介してＤＲＡＭＲＡＭ部
子０まれる。ＳＲＡＭ部２０にデータが転送される場合
には、訂正された４０ビツトのうち３２ビツトのデータ
ビットＤＢがＳＲＡＭ部２０にも書込まれる。
誤りがある場合には、フラグＥＦが外部端子に出力され
る。訂正不可能な誤りがあれば、訂正不可能誤りフラグ
ＵＣＥが外部端子に出力される。
る。訂正不可能な誤りがあれば、訂正不可能誤りフラグ
ＵＣＥが外部端子に出力される。
書込動作の場合も、上記と同様にして、まず読出動作が
行なわれる。誤りが訂正された３２ビツトのデータビッ
トＤＢのうち４ビツトが外部端子から与えられるデータ
ＤＱＩ〜ＤＱ４により書換えられる。新たに書換えられ
た３２ビツトのデータビットＤＢはライトパリティ発生
器３１５に入力される。ライトパリティ発生器３１５は
、新たに８ビツトのパリティビットＰＢを発生する。新
たに発生された３２ビツトのデータビットＤＢおよび８
ビツトのパリティビットＰＢの計４０ビットがＤＲＡＭ
ＲＡＭ部子０まれる。
行なわれる。誤りが訂正された３２ビツトのデータビッ
トＤＢのうち４ビツトが外部端子から与えられるデータ
ＤＱＩ〜ＤＱ４により書換えられる。新たに書換えられ
た３２ビツトのデータビットＤＢはライトパリティ発生
器３１５に入力される。ライトパリティ発生器３１５は
、新たに８ビツトのパリティビットＰＢを発生する。新
たに発生された３２ビツトのデータビットＤＢおよび８
ビツトのパリティビットＰＢの計４０ビットがＤＲＡＭ
ＲＡＭ部子０まれる。
第６図のＥＣＣ回路３０では、ＥＣＣコードとして、１
ワードが３２ビツトのデータビットＤＢおよび８ビツト
のパリティビットＰＢの合計４０ビツトから構成される
５ＥＣ−ＤＥＤ （Ｓ ｉｎｇｌｅ Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｏｎ ａｎｄ Ｄｏｕｂｌｅ
Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）コードが用いられ
る。このＥＣＣ回路３゜は、ＤＲＡＭＲＡＭ部子０する
すべてのサイクルにおいて働く。すなわち、このＥＣＣ
回路３０は、ヒツトライトサイクル、ミスリードサイク
ル、ミスライトサイクルおよびＣＡＳビッファＲＡＳリ
フレッシュサイクルにおいて働く。これにより、４０ビ
ツト（１ワード）のうちの任意の１ビット誤りを訂正す
ることができ、任意の２ビット誤りを検出することがで
きる。
ワードが３２ビツトのデータビットＤＢおよび８ビツト
のパリティビットＰＢの合計４０ビツトから構成される
５ＥＣ−ＤＥＤ （Ｓ ｉｎｇｌｅ Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｏｎ ａｎｄ Ｄｏｕｂｌｅ
Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）コードが用いられ
る。このＥＣＣ回路３゜は、ＤＲＡＭＲＡＭ部子０する
すべてのサイクルにおいて働く。すなわち、このＥＣＣ
回路３０は、ヒツトライトサイクル、ミスリードサイク
ル、ミスライトサイクルおよびＣＡＳビッファＲＡＳリ
フレッシュサイクルにおいて働く。これにより、４０ビ
ツト（１ワード）のうちの任意の１ビット誤りを訂正す
ることができ、任意の２ビット誤りを検出することがで
きる。
リードサイクルおよびＣＡＳビッファＲＡＳリフレッシ
ュサイクルにおいては、内部ではリードモディファイラ
イトサイクルのような動作が行なわれる。また、ライト
サイクルにおいても、内部動作としては基本的にリード
モディファイライトサイクルが行なわれる。
ュサイクルにおいては、内部ではリードモディファイラ
イトサイクルのような動作が行なわれる。また、ライト
サイクルにおいても、内部動作としては基本的にリード
モディファイライトサイクルが行なわれる。
第１図のキャッシュＤＲＡＭＩ００は、ＥＣＣ機能に関
連していくつかのテスト機能を備えている。外部からテ
スト信号ＴＥが与えられると、テスト制御回路３１によ
りキャッシュＤＲＡＭ１００はテストモードに設定され
る。テストモードでは、ＤＲＡＭ部１０のパリティピッ
トプレーン１０ｅに対しても直接アクセスすることがで
きる。
連していくつかのテスト機能を備えている。外部からテ
スト信号ＴＥが与えられると、テスト制御回路３１によ
りキャッシュＤＲＡＭ１００はテストモードに設定され
る。テストモードでは、ＤＲＡＭ部１０のパリティピッ
トプレーン１０ｅに対しても直接アクセスすることがで
きる。
すなわち、ＥＣＣ回路３０のためのパリティビットもデ
ータビット同様に、読出されあるいは書込まれる。した
がって、キャッシュＤＲＡＭＩ ＯＯを２５６Ｋｘ５ビ
ツト構成のＤＲＡＭとしてテストすることが可能になる
。
ータビット同様に、読出されあるいは書込まれる。した
がって、キャッシュＤＲＡＭＩ ＯＯを２５６Ｋｘ５ビ
ツト構成のＤＲＡＭとしてテストすることが可能になる
。
また、このキャッシュＤＲＡＭＩ００では、ＥＣＣ回路
３０を有効にするか無効にするかを外部から与えられる
制御信号ＥＣＨにより制御し、ＥＣＣ回路３０のチエツ
クをすることができる。たとえば、ＥＣＣ回路３０を無
効にして任意の誤りデータを書込み、その後ＥＣＣ回路
３０を有効にしてデータを読出す。読出されたデータが
期待どおりに正しく訂正されたかどうかを調べることに
より、ＥＣＣ回路３０が正しく動作しているかどうかの
チエツクを行なうことができる。
３０を有効にするか無効にするかを外部から与えられる
制御信号ＥＣＨにより制御し、ＥＣＣ回路３０のチエツ
クをすることができる。たとえば、ＥＣＣ回路３０を無
効にして任意の誤りデータを書込み、その後ＥＣＣ回路
３０を有効にしてデータを読出す。読出されたデータが
期待どおりに正しく訂正されたかどうかを調べることに
より、ＥＣＣ回路３０が正しく動作しているかどうかの
チエツクを行なうことができる。
第７図は、この発明の他の実施例によるキャッシュＤＲ
ＡＭ１００の一部分の構成を示すブロック図である。
ＡＭ１００の一部分の構成を示すブロック図である。
第７図のキャッシュＤＲＡＭ１００においては、アドレ
ス信号ＡＯ〜Ａ８を受けるアドレス端子とアドレス信号
Ａ９〜Ａ１７を受けるアドレス端子とが別々に設けられ
ている。アドレス信号ＡＯ〜Ａ８は行アドレスバッファ
１６に与えられ、アドレス信号Ａ９〜Ａ１７は列アドレ
スバッファ１７に与えられる。第７図のキャッシュＤＲ
ＡＭＩ ＯＯは、多重化されていないアドレス信号に応
答して動作することができる。
ス信号ＡＯ〜Ａ８を受けるアドレス端子とアドレス信号
Ａ９〜Ａ１７を受けるアドレス端子とが別々に設けられ
ている。アドレス信号ＡＯ〜Ａ８は行アドレスバッファ
１６に与えられ、アドレス信号Ａ９〜Ａ１７は列アドレ
スバッファ１７に与えられる。第７図のキャッシュＤＲ
ＡＭＩ ＯＯは、多重化されていないアドレス信号に応
答して動作することができる。
第８図は、この発明のさらに他の実施例によるキャッシ
ュＤＲＡＭＩ ＯＯの一部分の構成を示すブロック図で
ある。
ュＤＲＡＭＩ ＯＯの一部分の構成を示すブロック図で
ある。
第８図のキャッシュＤＲＡＭＩ００では、ＤＲＡＭ部（
図示せず）のための入出力データＤＤＱ１〜ＤＤＱ４を
受ける端子とＳＲＡＭ部（図示せず）のための入出力デ
ータ５ＤＱ１〜５ＤＱ４を受ける端子とが別々に設けら
れている。また、切換回路２７は、ＤＲＡＭ用ライトイ
ネーブル信号ＤＷＥ、ＤＲＡＭ用アウトプットイネーブ
ル信号「で１、ＳＲＡＭ用ライトイネーブル信号ＳＷＥ
およびＳＲＡＭ用アウトプットイネーブル信号Ｓて■に
より制御される。
図示せず）のための入出力データＤＤＱ１〜ＤＤＱ４を
受ける端子とＳＲＡＭ部（図示せず）のための入出力デ
ータ５ＤＱ１〜５ＤＱ４を受ける端子とが別々に設けら
れている。また、切換回路２７は、ＤＲＡＭ用ライトイ
ネーブル信号ＤＷＥ、ＤＲＡＭ用アウトプットイネーブ
ル信号「で１、ＳＲＡＭ用ライトイネーブル信号ＳＷＥ
およびＳＲＡＭ用アウトプットイネーブル信号Ｓて■に
より制御される。
ＤＲＡＭ部の書込動作および読出動作の切換えはライト
イネーブル信号ＤＷＥにより制御され、ＤＲＡＭ部から
読出されたデータの出力はアウトプットイネーブル信号
ＤＯＥにより制御される。
イネーブル信号ＤＷＥにより制御され、ＤＲＡＭ部から
読出されたデータの出力はアウトプットイネーブル信号
ＤＯＥにより制御される。
ＳＲＡＭ部の読出動作および書込動作はライトイネーブ
ル信号ＳＷＥに制御され、ＳＲＡＭ部から読出されたデ
ータの出力はアウトプットイネーブル信号ＳＯＥにより
制御される。
ル信号ＳＷＥに制御され、ＳＲＡＭ部から読出されたデ
ータの出力はアウトプットイネーブル信号ＳＯＥにより
制御される。
第８図のキャッシュＤＲＡＭＩ ００では、ＤＲＡＭ部
およびＳＲＡＭ部を非同期に制御することができる。し
たがってこのキャッシュＤＲＡＭＩ００は、デュアルポ
ートメモリとして用いることができる。これにより、Ｃ
ＰＵへのデータの転送とシステムバスへのデータの転送
とを別々に行なうことができる。したがって、バスの競
合を回避することができ、システムバスの開放率が向上
する。
およびＳＲＡＭ部を非同期に制御することができる。し
たがってこのキャッシュＤＲＡＭＩ００は、デュアルポ
ートメモリとして用いることができる。これにより、Ｃ
ＰＵへのデータの転送とシステムバスへのデータの転送
とを別々に行なうことができる。したがって、バスの競
合を回避することができ、システムバスの開放率が向上
する。
なお、第１図、第７図および第８図のキャッシュＤＲＡ
ＭＩ００において、ＳＲＡＭＲＡＭ部子０セス時間を一
層短縮するためには、チップ上での実際のレイアウトも
非常に重要である。第１図および第８図に示すように、
ＳＲＡＭＲＡＭ部子０その出力回路を入出力端子の近傍
に配置すると、−層の高速化が期待できる。
ＭＩ００において、ＳＲＡＭＲＡＭ部子０セス時間を一
層短縮するためには、チップ上での実際のレイアウトも
非常に重要である。第１図および第８図に示すように、
ＳＲＡＭＲＡＭ部子０その出力回路を入出力端子の近傍
に配置すると、−層の高速化が期待できる。
以上のように、上記実施例のキャッシュＤＲＡＭ１００
は、キャッシュメモリとしてＳＲＡＭを内蔵しているの
で、平均のアクセス時間の向上を図ることができる。ま
た内部バスを用いて複数のデータブロックが一括転送さ
れるので、メインメモリとキャッシュメモリとの間の入
出力回路のボトルネックを解消することができる。これ
により、高速なデータ転送が可能となる。さらに、ＥＣ
Ｃ機能が内蔵されるので、ＤＲＡＭの信頼性が保証され
る。
は、キャッシュメモリとしてＳＲＡＭを内蔵しているの
で、平均のアクセス時間の向上を図ることができる。ま
た内部バスを用いて複数のデータブロックが一括転送さ
れるので、メインメモリとキャッシュメモリとの間の入
出力回路のボトルネックを解消することができる。これ
により、高速なデータ転送が可能となる。さらに、ＥＣ
Ｃ機能が内蔵されるので、ＤＲＡＭの信頼性が保証され
る。
［発明の効果］
以上のようにこの発明によれば、キャッシュメモリとし
てスタティック型メモリ手段を内蔵するので、データブ
ロックのサイズが適当な大きさとなり、エントリ数が増
加される。したがって、キャツシュヒツト率が向上され
、コストパーフォーマンスの高い簡易キャッシュシステ
ムを構成することが可能となる。
てスタティック型メモリ手段を内蔵するので、データブ
ロックのサイズが適当な大きさとなり、エントリ数が増
加される。したがって、キャツシュヒツト率が向上され
、コストパーフォーマンスの高い簡易キャッシュシステ
ムを構成することが可能となる。
また、キャツシュヒツトおよびキャッシュミスにかかわ
らず、最初に列アドレス信号の一部によりスタティック
型メモリ手段がアクセスされるので、キャツシュヒツト
時のアクセスタイムが短くなり、平均のアクセス時間が
短縮される。したがって、高速化された安価な簡易キャ
ッシュシステムを得ることができる。
らず、最初に列アドレス信号の一部によりスタティック
型メモリ手段がアクセスされるので、キャツシュヒツト
時のアクセスタイムが短くなり、平均のアクセス時間が
短縮される。したがって、高速化された安価な簡易キャ
ッシュシステムを得ることができる。
さらに、多重化されたアドレス信号に適応することがで
きるので、ピン数を削減することができ、コントローラ
系の制御を簡略化することができる。
きるので、ピン数を削減することができ、コントローラ
系の制御を簡略化することができる。
第１図はこの発明の一実施例によるキャッシュＤＲＡＭ
の構成を示すブロック図である。第２図は第１図のキャ
ッシュＤＲＡＭの基本的な動作を説明するための図であ
る。第３図は第１図のキャッシュＤＲＡＭを用いた簡易
キャッシュシステムの構成を示すブロック図である。第
４図は第３図の簡易キャッシュシステムの動作を説明す
るための波形図である。第５図は第１図のキャッシュＤ
ＲＡＭの特有の動作を説明するためのフローチャートで
ある。第６図は第１図のキャッシュＤＲＡＭに含まれる
ＥＣＣ回路の一例を示すブロック図である。第７図はこ
の発明の他の実施例によるキャッシュＤＲＡＭの一部の
構成を示すブロック図である。第８図はこの発明のさら
に他の実施例によるキャッシュＤＲＡＭの一部の構成を
示すブロック図である。第９図は従来のＤＲＡＭ素子の
構成の一例を示すブロック図である。第１０Ａ図はＤＲ
ＡＭ素子の通常の続出サイクルを説明するための波形図
である。第１０Ｂ図はＤＲＡＭ素子のページモードサイ
クルを説明するための波形図である。第１０Ｃ図はＤＲ
ＡＭ素子のスタティックコラムモードサイクルを説明す
るための波形図である。第１１図は第９図のＤＲＡＭ素
子を用いた簡易キャッシュシステムの構成を示すブロッ
クである。第１２図は第１１図の簡易キャッシュシステ
ムの動作を説明するための波形図である。 図において、１０はＤＲＡＭ部、１１はＤＲＡＭメモリ
アレイ、２０はＳＲＡＭ部、２１はＳＲＡＭメモリアレ
イ、３０はＥＣＣ回路、１００はキャッシュＤＲＡＭで
ある。 なお、各図中、同一符号は同一または相当部分を示す。 第２図
の構成を示すブロック図である。第２図は第１図のキャ
ッシュＤＲＡＭの基本的な動作を説明するための図であ
る。第３図は第１図のキャッシュＤＲＡＭを用いた簡易
キャッシュシステムの構成を示すブロック図である。第
４図は第３図の簡易キャッシュシステムの動作を説明す
るための波形図である。第５図は第１図のキャッシュＤ
ＲＡＭの特有の動作を説明するためのフローチャートで
ある。第６図は第１図のキャッシュＤＲＡＭに含まれる
ＥＣＣ回路の一例を示すブロック図である。第７図はこ
の発明の他の実施例によるキャッシュＤＲＡＭの一部の
構成を示すブロック図である。第８図はこの発明のさら
に他の実施例によるキャッシュＤＲＡＭの一部の構成を
示すブロック図である。第９図は従来のＤＲＡＭ素子の
構成の一例を示すブロック図である。第１０Ａ図はＤＲ
ＡＭ素子の通常の続出サイクルを説明するための波形図
である。第１０Ｂ図はＤＲＡＭ素子のページモードサイ
クルを説明するための波形図である。第１０Ｃ図はＤＲ
ＡＭ素子のスタティックコラムモードサイクルを説明す
るための波形図である。第１１図は第９図のＤＲＡＭ素
子を用いた簡易キャッシュシステムの構成を示すブロッ
クである。第１２図は第１１図の簡易キャッシュシステ
ムの動作を説明するための波形図である。 図において、１０はＤＲＡＭ部、１１はＤＲＡＭメモリ
アレイ、２０はＳＲＡＭ部、２１はＳＲＡＭメモリアレ
イ、３０はＥＣＣ回路、１００はキャッシュＤＲＡＭで
ある。 なお、各図中、同一符号は同一または相当部分を示す。 第２図
Claims (1)
- 【特許請求の範囲】 １チップ上に形成されるキャッシュメモリ内蔵半導体記
憶装置であって、 多重化された列アドレス信号および行アドレス信号を受
けるアドレス受信手段、 前記行アドレス信号および前記列アドレス信号に応答し
てアクセスされるダイナミック型メモリ手段、および 前記列アドレス信号の少なくとも一部に応答してアクセ
スされるスタティック型メモリ手段を備え、 キャッシュヒットおよびキャッシュミスの判定時に前記
アドレス受信手段からの前記列アドレス信号の少なくと
も一部に応答して前記スタティック型メモリ手段がアク
セスされ、キャッシュミス時には前記アドレス受信手段
からの前記行アドレス信号および前記列アドレス信号に
応答して前記ダイナミック型メモリ手段がさらにアクセ
スされる、キャッシュメモリ内蔵半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878290A JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
| KR1019910005672A KR940008140B1 (ko) | 1990-04-13 | 1991-04-09 | 캐쉬메모리 내장반도체 기억장치 및 그의 데이타독출방법 |
| US08/283,487 US5509132A (en) | 1990-04-13 | 1994-08-01 | Semiconductor memory device having an SRAM as a cache memory integrated on the same chip and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878290A JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296992A true JPH03296992A (ja) | 1991-12-27 |
| JP2862948B2 JP2862948B2 (ja) | 1999-03-03 |
Family
ID=14228939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9878290A Expired - Fee Related JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5509132A (ja) |
| JP (1) | JP2862948B2 (ja) |
| KR (1) | KR940008140B1 (ja) |
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| KR100323578B1 (ko) * | 1998-12-07 | 2002-02-19 | 가네꼬 히사시 | Ｍｐｕ 및 2차 캐시메모리로서의 ｄｒａｍ이 동일칩에탑재되어 칩사이즈의 제한하에서 고속사이클시간을용이하게 실현하는 반도체장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR102456173B1 (ko) | 2017-10-27 | 2022-10-18 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작 방법 |
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