JP2865170B2 - 電子回路装置 - Google Patents

電子回路装置

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JP2865170B2
JP2865170B2 JP63168424A JP16842488A JP2865170B2 JP 2865170 B2 JP2865170 B2 JP 2865170B2 JP 63168424 A JP63168424 A JP 63168424A JP 16842488 A JP16842488 A JP 16842488A JP 2865170 B2 JP2865170 B2 JP 2865170B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子回路装置に関し、特に、ダイナミック
ランダムアクセスメモリ（以下、DRAMと称する）とイン
ターフェイス回路とを組合わせて多層のプリント配線基
板に実装し、スタティックランダムアクセスメモリ（以
下、SRAMと称する）または擬似SRAMと互換性を持たせた
ような電子回路装置に関する。
［従来の技術］ 第６図は従来のCPUとこれに対応したインターフェイ
ス回路およびDRAMの構成を示す概略ブロック図である。
第６図において、DRAM1には、２本のアドレス信号を組
合わせて１つのアドレス信号とするためのマルチプレク
サ２が接続されている。タイミングコントローラ部3aは
リフレッシュ要求およびDRAM1のデータを読出したりあ
るいはDRAM1にデータを書込む要求に優先順位を与える
ものである。コントロール信号ドライバ3bはDRAM1の制
御信号を発生する。クロックジェネレータ部6aはCPU5に
与えるクロック信号と周辺回路との同期をとるためもの
である。アドレスラッチ７はCPU5のアドレス・データコ
モンバスに出力されたアドレス信号のみをラッチするも
のである。データバッファ８はCPU5のデータバスへのデ
ータの入出力を制御するものである。
次に、CPU5からのアクセス要求によるDRAM1の動作に
ついて説明する。CPU5から与えられるアクセス要求（ス
テータス信号）に応じて、タイミングコントローラ部3a
からDRAM1の動作制御信号が発生される。その動作制御
信号はコントロール信号ドライバ3bを介してDRAM1に与
えられる。一方、CPU5はアドレス・データコモンバスに
アドレス信号を出力する。このアドレス信号はアドレス
ラッチ７にラッチされ、さらにアドレスマルチプレクサ
２に与えられる。アドレスマルチプレクサ２は与えられ
たアドレス信号に基づいて、DRAM1を制御するためのマ
ルチプレクスドアドレス信号をDRAM1に与える。DRAM1か
ら読出されたデータはデータバッファ８を介してCPU5に
与えられる。なお、データバッファ８はタイミングコン
トローラ部3aにより制御される。
DRAM1のリフレッシュ動作は、タイミングコントロー
ラ部3aがクロックジェネレータ部6aから発生されたクロ
ック信号に基づいてリフレッシュ信号の発生を行なう。
上述のごとく、第６図に示したシステムでは、CPU5に
対応してタイミングコントローラ部3aやコントロール信
号ドライバ3bなどのインターフェイス回路を設けなけれ
ばならず、周辺回路が複雑となり、実装面積が大きくな
ってしまう。
一方、DRAMを擬似的にSRAMとして機能させるように構
成した擬似SRAM（Pseudo Static RAM;PSRAM）や仮想S
RAM（Virtual Static RAM;VSRAM）がある。
第７図は擬似SRAMの一例を示す概略ブロック図であ
る。
第７図において、メモリセルアレイ1aはメモリセルが
複数列，複数行配列されて構成されていて、それぞれの
メモリセルにデータが記憶される。メモリセルアレイ1a
のアドレスを指定するために、カラムデコーダ1bとロウ
デコーダ1cが設けられるとともに、メモリセル内のデー
タを読取るためのセンスアンプ1dが設けられている。リ
フレッシュタイマ3cは内部リフレッシュ時間を設定する
ものであり、リフレッシュコントローラ3dはリフレッシ
ュ要求を発生するものであり、リフレッシュカウンタ3e
は外部制御によるリフレッシュ時間のタイミング設定を
行なうものである。アービタ回路3fはリフレッシュ要
求，アクセス要求を受けて動作に優先順位を与えるもの
であり、クロックジェネレータ3gはアクセス要求を発生
するものである。カラムアドレスバッファ9aはカラムア
ドレス信号を一時記憶してカラムデコーダ1bに与えるも
のであり、ロウアドレスバッファ9bはロウアドレス信号
を一時記憶し、アービタ回路3fを介してロウデコーダ1c
に与える。
次に、第７図を参照して、擬似SRAMの動作について説
明する。図示しないCPUからCE信号がクロックジェネレ
ータ3gに与えられると、クロックジェネレータ3gはアク
セス要求信号を発生する。このアクセス要求信号はアー
ビタ回路3fに入力され、メモリの制御信号が発生され
る。一方、アドレス信号はCPUのアドレス・データコモ
ンバスから図示しないラッチ回路に与えられてラッチさ
れた後、カラムアドレスバッファ9aおよびロウアドレス
バッファ9bに入力される。カラムアドレスバッファ9aに
入力されたカラムアドレス信号はカラムデコーダ1bを介
してメモリセルアレイ1aのカラムアドレスを指定し、ロ
ウアドレスバッファ9bに入力されたロウアドレス信号は
アービタ回路3fおよびロウデコーダ1cを介してメモリセ
ルアレイ1aに与えられ、ロウアドレスを指定する。
メモリセルアレイ1aに書込まれるべきデータはデータ
入力バッファ8aを介してセンスアンプ1dに入力され、メ
モリセルアレイ1aから読出されたデータはデータ出力バ
ッファ8bを介して出力される。
リフレッシュ動作は、外部信号同期モードと内部自動
モードの２種類設けられているが、外部信号同期モード
の場合には、リフレッシュコントローラ3dを介してリフ
レッシュカウンタ3eによるリフレッシュ動作制御が行な
われ、内部自動モードの場合には、リフレッシュコント
ローラ3dを介してリフレッシュタイマ3cにより或る定め
られた周期でリフレッシュ動作が実行される。
［発明が解決しようとする課題］ 上述のごとく、第７図に示した擬似SRAMには、第６図
に示したCPU5とアドレスラッチ７とシステムコントロー
ラ４とクロックジェネレータ6a以外の部分に相当する部
分が１チップICに内蔵されている。このため、周辺回路
を簡単にでき、実装面積も少なくできるという利点があ
る半面、１素子あたりのメモリ容量が限られており、メ
モリ空間を拡張することが不可能であり、さらに複雑な
内部回路を含んでいるため、メモリ１ビットあたりの価
格が高価になってしまうという問題点があった。
それゆえに、この発明の主たる目的は、CPUとDRAM間
のインターフェイス回路のうち、DRAMの制御信号を発生
し、リフレッシュを制御する素子と、CPUからのアドレ
ス信号をマルチプレクスする素子と、DRAM等を多層基板
上に実装して、インターフェイス回路を簡略化するとと
もに、高密度実装により実装面積を少なくでき、さらに
メモリ容量を大容量に拡張可能な電子回路装置を提供す
ることである。
［課題を解決するための手段］ この発明はダイナミックランダムアクセスメモリを擬
似的にスタティックランダムアクセスメモリとして使用
できるようにした電子回路装置であって、疑似SRAMおよ
び仮想SRAMと互換性を保つように外部接続端子を相対す
る２辺に取付けた多層配線基板にダイナミックランダム
アクセスメモリの素子と、アドレス信号変換半導体素子
と、制御用半導体素子とを取付け、外部接続端子のいず
れかに入力されたアドレス信号をアドレス信号変換半導
体素子によってダイナミックランダムアクセスメモリの
アドレスを指定するためのアドレス信号に変換し、外部
接続端子のいずれかに入力された制御信号に応じて、ダ
イナミックランダムアクセスメモリを再書込み制御する
ように構成したものである。
［作用］ この発明に係る電子回路装置は、多層配線基板にダイ
ナミックランダムアクセスメモリの素子とアドレスをマ
ルチプレクスするアドレス信号変換半導体素子とリフレ
ッシュを制御する制御用半導体素子を搭載して、１パッ
ケージとすることにより、CPUとDRAM間のインターフェ
イスを簡略化でき、既存の疑似SRAMや仮想SRAMと互換性
を保つことができる。
［発明の実施例］ 第1A図ないし第1D図はこの発明の一実施例の外観図で
あり、特に、第1A図は平面図を示し、第1B図は正面図を
示し、第1C図は底面図を示し、第1D図は側面図を示す。
多層配線基板11は後述の第2A図ないし第2D図に示すよ
うに複数層からなり、それぞれの層に銅配線が形成され
ている。そして、多層配線基板11の両側面には、下方に
延びるように多数の外部接続端子12が取付けられてい
る。多層配線基板11の表面側には、４個の1MビットのDR
AM21ないし24が取付けられ、多層配線基板11の裏面には
２つのマルチプレクサ31,32（例えばM66212または313:
三菱）とDRAMコントローラ33（たとえばM66200FP:三
菱）が取付けられている。また、多層配線基板11の裏面
には電源ラインとアースラインとの間に複数のチップコ
ンデンサ41が取付けられている。なお、多層配線基板11
の表面側であって、DRAM21〜24の下部にも図示しないが
チップコンデンサが取付けられている。
第2A図ないし第2D図は多層配線基板と半導体素子との
取付構造を示す図であり、特に、第2A図は平面図を示
し、第2B図は第2A図に示したＡの部分を拡大して示した
図であり、第2C図は第2A図の線2C−2Cに沿う断面図であ
り、第2D図は第2A図の線2D−2Dに沿う断面図である。
多層配線基板11は５層からなる絶縁層111を含み、そ
れぞれの層の間には電源間113と接地層11と銅配線112が
形成されており、多層配線基板11の表面および裏面にも
銅配線112が形成されている。これらの電源層113,接地
層114および銅配線112は後述の第３図に示すような接続
図に基づく電気配線を構成している。そして、銅配線11
2と電源層113と接地層114は必要に応じて、多層配線基
板11を貫通するスルーホール115によって電気的に接続
される。
さらに、多層配線基板11の表面および裏面には、外部
接続端子12の取付部分およびDRAM21〜24,マルチプレク
サ31,32およびDRAMコントローラ33およびチップコンデ
ンサ41の接続端子に対応する部分にパッド116が形成さ
れていて、それぞれのパッド116には、外部接続端子12
とDRAM21〜24,マルチプレクサ31,32およびDRAMコントロ
ーラ33およびチップコンデンサ41の接続端子が半田117
によって電気的に接続されている。
第３図はこの発明の一実施例の具体的な接続図であ
る。
第３図において、DRAM21〜24は、外部接続端子12に接
続されるデータバスDO0〜DO7に入出力されるデータを記
憶する。マルチプレクサ31,32は外部接続端子12に与え
られるCPUからのアドレス信号を選択し、カラムアドレ
ス信号およびロウアドレス信号を出力して、DRAM21〜24
のアドレス入力A0〜A8に与えるものである。DRAMコント
ローラ33は図示しないCPUから外部接続端子12に与えら
れるアクセス要求信号をラッチし、DRAM21〜24を制御す
るための信号を発生するとともに、CPUから外部接続端
子12に与えられるクロック信号を計数してリフレッシュ
要求信号を内部で発生し、DRAM21〜24のリフレッシュ制
御を行なうものである。このようにして接続されたパタ
ーンは前述の第1A図ないし第2D図に示した多層配線基板
11にパターンとして形成されている。
第４図はこの発明の一実施例の擬似SRAMをCPUによっ
てアクセスするための応用例を示すブロック図である。
第４図において、CPU5はたとえば8086（インテル）が
用いられ、このCPU5にはシステムコントローラ４とクロ
ックジェネレータ６が接続されている。クロックジェネ
レータ６はCPU5に与えるためのクロック信号やリセット
信号を発生し、アクセスが可能であるか否かを示すレデ
ィ信号を制御する。また、CPU5にはアドレス・データコ
モンバスを介してアドレスラッチ７とデータバッファ８
とアドレスデコーダ９が接続されている。アドレスラッ
チ７はアドレス・データコモンバスに出力されたアドレ
ス信号のみをラッチし、データバッファ８はCPU5と擬似
SRAM100との間のデータの入出力を制御する。アドレス
デコーダ９はCPU5から出力されたアクセス要求信号を読
取って擬似SRAM100に与えるものである。
次に、第４図を参照して、擬似SRAM100をアクセスす
るための動作について説明する。CPU5からアドレス要求
信号がアドレスデコーダ９に与えられると、アドレスデ
コーダ９からチップセレクト信号▲▼が発生され、
このチップセレクト信号▲▼は擬似SRAM100に与え
られてメモリ空間が選択される。そして、CPU5からアク
セス要求信号（ステータス信号）がシステムコントロー
ラ４を介して擬似SRAM100に与えられると、そのアクセ
ス要求信号は第３図に示したDRAMコントローラ33に与え
られ、このDRAMコントローラ33からDRAMを制御するため
の制御信号が発生される。
一方、CPU5から出力されたアドレス信号がアドレス・
データコモンバスを介してアドレスラッチ７にラッチさ
れる。ラッチされたアドレス信号は擬似SRAM100のマル
チプレクサ31,32に与えられ、カラムアドレス信号とロ
ウアドレス信号とが選択され、DRAM21〜24に与えられ
る。DRAM21〜24のデータ入出力ラインとCPU5のデータバ
スとの接続はデータバッファ８により制御されている。
DRAM21〜24のリフレッシュは、DRAMコントローラ33が入
力されたクロック信号を計数し、リフレッシュ要求を出
力することによって行なわれる。
第5A図はこの発明の一実施例における擬似SRAMの外部
接続端子の入出力信号名を示す図であり、第5B図は従来
から実用化されている1MビットPS/VSRAMの一例としての
TC518128P（東芝）の外部接続端子の入出力信号名を示
す図である。
第5B図から明らかなように、従来の1MビットPS/VSRAM
は32ピンの外部端子を有する１チップの半導体素子で構
成されている。これに対して、この発明の一実施例によ
る疑似SRAMは第5A図に示すように、40ピンの外部端子を
有して構成されており、そのうち端子６〜36は第5B図の
従来のIMビットPS/VSRAMの端子２〜36と互換性がある。
但し、第5A図に示す端子５のA17,端子38のBANKおよび端
子39の/CS信号はアドレス拡張時に必要となるが、既存
の疑似SRAMと同容量として使用する場合は「Ｌレベル」
に固定しても構わない。したがって、本願発明の一実施
例による疑似SRAMは必要な制御信号はすべて互換性があ
りかつ制御が容易にできる。さらに、本願発明の一実施
例では、アドレスをノンマルチでモジュールに与えられ
るため制御が容易になり、実際の疑似SRAMなどと同じ大
きさで４倍の容量をもつことができる。
［発明の効果］ 以上のように、この発明によれば、多層配線基板上に
DRAMとアドレス信号変換半導体素子と制御用半導体素子
を実装し、１つのパッケージとしてこれに外部接続端子
を設けるようにしたので、従来のSRAMやPS/VSRAMと互換
性を持たせることができ、CPUとDRAM間のインターフェ
イス回路を簡略化できるとともに、実装密度を向上でき
る。しかも、従来のPS/VSRAMよりも大容量のメモリ容量
を有する電子回路装置を実現できる。
【図面の簡単な説明】
第1A図ないし第1D図はこの発明の一実施例の外観図であ
る。第2A図ないし第2D図は多層配線基板と半導体素子と
の取付構造を示す図である。第３図はこの発明の一実施
例の接続図である。第４図はこの発明の一実施例の擬似
SRAMをCPUによってアクセスするための応用例を示すブ
ロック図である。第5A図はこの発明の一実施例における
擬似SRAMの外部接続端子の入出力信号名を示す図であ
る。第5B図は従来から実用化されている1MビットPS/VSR
AMの外部接続端子の入出力信号名を示す図である。第６
図は従来のCPUとこれに対応したインターフェイス回路
およびDRAMの構成を示す概略ブロック図である。第７図
は従来の擬似SRAMの概略ブロック図である。 図において、11は多層配線基板、12は外部接続端子、21
〜24はDRAM、31,32はマルチプレクサ、33はDRAMコント
ローラ、111は絶縁層、112は銅配線、113は電源層、114
は接地層、115はスルーホール、116はパッドを示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ダイナミックランダムアクセスメモリをス
    タティックランダムアクセスメモリとして使用できるよ
    うにした電子回路装置であって、 疑似SRAMおよび仮想SRAMと互換性を保つように外部接続
    端子を相対する２辺に取付け、前記ダイナミックランダ
    ムアクセスメモリの素子が取付けられた多層配線基板、 前記多層配線基板に取付けられ、前記外部接続端子のい
    ずれかに入力されたアドレス信号を前記ダイナミックラ
    ンダムアクセスメモリのアドレスを指定するためのアド
    レス信号に変換するアドレス信号変換半導体素子、およ
    び 前記多層配線基板に取付けられ、前記外部接続端子のい
    ずれかに入力された制御信号に応じて、前記ダイナミッ
    クランダムアクセスメモリを再書込みするための信号を
    発生して前記ダイナミックランダムアクセスメモリに与
    える制御用半導体素子を備えた、電子回路装置。
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