JP2001022635A - メモリ制御装置 - Google Patents
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Abstract
(57)【要約】
【課題】 SDRAM素子の容量を容易に変更可能ないメモ
リ制御装置を提供することを目的とする。 【解決手段】 SDRAM８０４、８０５とＣＰＵとの間に
介在して複数のアドレス線や複数の制御信号線のうち相
互に整合を行うメモリ制御装置１０９であって、アドレ
ス線のうちカラム信号かロー信号かを識別するＣＯＬ信
号と、ＣＯＬ信号に基づいてカラム信号に使用するアド
レス線とアドレス線のうちロー信号に使用するアドレス
線とに選択的に設定するマルチプレクサ５０２、５０３
を有することを特徴とするものである。
リ制御装置を提供することを目的とする。 【解決手段】 SDRAM８０４、８０５とＣＰＵとの間に
介在して複数のアドレス線や複数の制御信号線のうち相
互に整合を行うメモリ制御装置１０９であって、アドレ
ス線のうちカラム信号かロー信号かを識別するＣＯＬ信
号と、ＣＯＬ信号に基づいてカラム信号に使用するアド
レス線とアドレス線のうちロー信号に使用するアドレス
線とに選択的に設定するマルチプレクサ５０２、５０３
を有することを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、1個または複数個
のSDRAMによって構成されたメモリシステムにアクセス
するためのメモリ制御装置に関するものである。
のSDRAMによって構成されたメモリシステムにアクセス
するためのメモリ制御装置に関するものである。
【０００２】
【従来の技術】従来のSDRAM（シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ）を使用したメモリ
システムでは、メモリシステムを構成するSDRAM素子の
アドレス線（カラムとローの組み合わせ）・データ線と
メモリシステム全体の容量とに応じて、メモリ制御装置
の構成（アドレス線の構成や端子数）を設定していた。
図５は従来のSDRAMメモリシステムのブロック図であ
り、図６は図５の回路図である。
ック・ランダム・アクセス・メモリ）を使用したメモリ
システムでは、メモリシステムを構成するSDRAM素子の
アドレス線（カラムとローの組み合わせ）・データ線と
メモリシステム全体の容量とに応じて、メモリ制御装置
の構成（アドレス線の構成や端子数）を設定していた。
図５は従来のSDRAMメモリシステムのブロック図であ
り、図６は図５の回路図である。
【０００３】例えば、図５、図６において、１１１は中
央演算処理回路（以下ＣＰＵと表記する）。１１３は制
御バスであって、SDRAM素子のアドレス線と制御線を含
めて制御バス１１３と総称する。例えば、アドレス線は
カラムとローの組み合わせを含めて総称するものであ
り、制御線とはSDRAM素子に周知のCS、RAS、CAS、WE、D
QM、CKEのようにタイミング、ステータス情報を制御す
るものである。１１４はデータバスであって、１６ビッ
ト（データ線の数は１６本）で構成される。なお、DQM
は、１６ビット幅SDRAMの場合、DQMU、DQMLの2本を使い
分けることを意味する。
央演算処理回路（以下ＣＰＵと表記する）。１１３は制
御バスであって、SDRAM素子のアドレス線と制御線を含
めて制御バス１１３と総称する。例えば、アドレス線は
カラムとローの組み合わせを含めて総称するものであ
り、制御線とはSDRAM素子に周知のCS、RAS、CAS、WE、D
QM、CKEのようにタイミング、ステータス情報を制御す
るものである。１１４はデータバスであって、１６ビッ
ト（データ線の数は１６本）で構成される。なお、DQM
は、１６ビット幅SDRAMの場合、DQMU、DQMLの2本を使い
分けることを意味する。
【０００４】１１７はメモリ制御装置であって、ＣＰＵ
１１１の各信号からSDRAMメモリシステムのメモリ容量
の管理とSDRAM素子の入出力タイミングの制御とを行
う。さらに、１１８はＣＰＵ側インタフェース制御回
路、１１９はメモリ側インタフェース制御回路であっ
て、それぞれＣＰＵ１１１およびSDRAMメモリシステム
のメモリ容量の配分や管理を行うと共に、タイミング信
号やステータス信号の整合を行う。
１１１の各信号からSDRAMメモリシステムのメモリ容量
の管理とSDRAM素子の入出力タイミングの制御とを行
う。さらに、１１８はＣＰＵ側インタフェース制御回
路、１１９はメモリ側インタフェース制御回路であっ
て、それぞれＣＰＵ１１１およびSDRAMメモリシステム
のメモリ容量の配分や管理を行うと共に、タイミング信
号やステータス信号の整合を行う。
【０００５】３２２はメモリ側インタフェース制御回路
１１９が出力する制御バスであり、３１０は各SDRAM素
子に分配された制御バスである。また、３２３はメモリ
側インタフェース制御回路１１９が出力するデータバス
であり、３１１は各SDRAM素子に分配されたデータバス
である。３１８から３２１はSDRAM素子（図の例は６４
Ｍワード）である。
１１９が出力する制御バスであり、３１０は各SDRAM素
子に分配された制御バスである。また、３２３はメモリ
側インタフェース制御回路１１９が出力するデータバス
であり、３１１は各SDRAM素子に分配されたデータバス
である。３１８から３２１はSDRAM素子（図の例は６４
Ｍワード）である。
【０００６】さらに、メモリ側インタフェース制御回路
１１９とSDRAM素子３１８〜３２１について説明する。
図６において、SDRAM素子に16Mbit SDRAMを4個使用する
場合には、それぞれのSDRAMにCS0、CS1、CS2、CS3端子
を接続し、64Mbit SDRAMを１個使用する場合のCS端子を
空き端子とする事で同様な効果が得られる。メモリ側イ
ンタフェース制御回路１１９にはこのようなメモリ素子
の配分ができるように、CS信号と上位アドレス信号とか
らCS0、CS1、CS2、CS3信号を構成し、これらの信号に端
子を配分する。
１１９とSDRAM素子３１８〜３２１について説明する。
図６において、SDRAM素子に16Mbit SDRAMを4個使用する
場合には、それぞれのSDRAMにCS0、CS1、CS2、CS3端子
を接続し、64Mbit SDRAMを１個使用する場合のCS端子を
空き端子とする事で同様な効果が得られる。メモリ側イ
ンタフェース制御回路１１９にはこのようなメモリ素子
の配分ができるように、CS信号と上位アドレス信号とか
らCS0、CS1、CS2、CS3信号を構成し、これらの信号に端
子を配分する。
【０００７】この時、CS0、CS1、CS2、CS3端子の信号
を、ＣＡ１２及びＣＡ１１から生成しているが、これ
を、ＣＡ１３及びＣＡ１２から生成する事も可能であ
る。この時には、ＣＡ１１からＣＡ０を４個のＳＤＲＡ
ＭのＡ１１からＡ０の同じ数字のビットにそのまま接続
する。このようにして、制御線、データ線の増加を抑え
るために、制御線、データ線を可能な限り共通化して、
CS端子のみを増設することが行われる。
を、ＣＡ１２及びＣＡ１１から生成しているが、これ
を、ＣＡ１３及びＣＡ１２から生成する事も可能であ
る。この時には、ＣＡ１１からＣＡ０を４個のＳＤＲＡ
ＭのＡ１１からＡ０の同じ数字のビットにそのまま接続
する。このようにして、制御線、データ線の増加を抑え
るために、制御線、データ線を可能な限り共通化して、
CS端子のみを増設することが行われる。
【０００８】
【発明が解決しようとする課題】以上に説明したSDRAM
メモリシステムにおいて、そのメモリ構成を変える時に
は、上述のように、メモリ制御装置１１７のCS端子数を
増設することが一般的であった。この場合、増設する可
能性のあるSDRAMの個数に相当するCS端子を用意してお
く必要がある。
メモリシステムにおいて、そのメモリ構成を変える時に
は、上述のように、メモリ制御装置１１７のCS端子数を
増設することが一般的であった。この場合、増設する可
能性のあるSDRAMの個数に相当するCS端子を用意してお
く必要がある。
【０００９】しかしながら、CS端子は出力構成であるか
ら、メモリ側インタフェース制御回路１１９の消費電力
が増加することになる。また、SDRAM素子の容量が変わ
ると、カラムとローのアドレッシングも変わるために、
CS端子の内部ロジックもそれに合わせて変更する必要が
あった。そのため、メモリ側インタフェース制御回路１
１９をASIC回路やLSIに集積化する際に、検討すべき点
が生じていた。
ら、メモリ側インタフェース制御回路１１９の消費電力
が増加することになる。また、SDRAM素子の容量が変わ
ると、カラムとローのアドレッシングも変わるために、
CS端子の内部ロジックもそれに合わせて変更する必要が
あった。そのため、メモリ側インタフェース制御回路１
１９をASIC回路やLSIに集積化する際に、検討すべき点
が生じていた。
【００１０】本発明は、上記課題を解決するためになさ
れたものであって、SDRAM素子の容量の変更に容易に対
応することができ、しかもメモリ側インタフェース制御
回路１１９の内部ロジックの変更を必要としないメモリ
制御装置を提供することを目的とする。
れたものであって、SDRAM素子の容量の変更に容易に対
応することができ、しかもメモリ側インタフェース制御
回路１１９の内部ロジックの変更を必要としないメモリ
制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するものであり、１個または複数のSDRAMと中央演算処
理装置との間に介在して複数のアドレス線や複数の制御
信号線のうち相互に整合を行うメモリ制御装置であっ
て、メモリ制御装置はアドレス線のうちSDRAMのカラム
信号かロー信号かを識別する識別制御信号と、識別制御
信号に基づいてアドレス線のうちカラム信号に使用する
アドレス線とアドレス線のうちロー信号に使用するアド
レス線とに選択的に設定する選択設定手段とを有するこ
とを特徴とするメモリ制御装置である。
するものであり、１個または複数のSDRAMと中央演算処
理装置との間に介在して複数のアドレス線や複数の制御
信号線のうち相互に整合を行うメモリ制御装置であっ
て、メモリ制御装置はアドレス線のうちSDRAMのカラム
信号かロー信号かを識別する識別制御信号と、識別制御
信号に基づいてアドレス線のうちカラム信号に使用する
アドレス線とアドレス線のうちロー信号に使用するアド
レス線とに選択的に設定する選択設定手段とを有するこ
とを特徴とするメモリ制御装置である。
【００１２】以上のメモリ制御装置によって、SDRAM素
子の容量の変更に容易に対応することができ、しかもメ
モリ側インタフェース制御回路の変更を必要としないメ
モリ制御装置を提供することができる。
子の容量の変更に容易に対応することができ、しかもメ
モリ側インタフェース制御回路の変更を必要としないメ
モリ制御装置を提供することができる。
【００１３】
【発明の実地の形態】本発明の請求項１に記載の発明
は、１個または複数のSDRAMと中央演算処理装置との間
に介在して複数のアドレス線や複数の制御信号線のうち
相互に整合を行うメモリ制御装置であって、メモリ制御
装置はアドレス線のうちSDRAMのカラム信号かロー信号
かを識別する識別制御信号と、識別制御信号に基づいて
アドレス線のうちカラム信号に使用するアドレス線とア
ドレス線のうちロー信号に使用するアドレス線とに選択
的に設定する選択設定手段とを有することを特徴とする
メモリ制御装置である。
は、１個または複数のSDRAMと中央演算処理装置との間
に介在して複数のアドレス線や複数の制御信号線のうち
相互に整合を行うメモリ制御装置であって、メモリ制御
装置はアドレス線のうちSDRAMのカラム信号かロー信号
かを識別する識別制御信号と、識別制御信号に基づいて
アドレス線のうちカラム信号に使用するアドレス線とア
ドレス線のうちロー信号に使用するアドレス線とに選択
的に設定する選択設定手段とを有することを特徴とする
メモリ制御装置である。
【００１４】特に、請求項２に記載の発明は選択的設定
手段が識別制御信号に基づいてアドレス線８とアドレス
線１１とを選択する第１の選択設定手段と、識別制御信
号に基づいてアドレス線９とアドレス線１２とを選択す
る第２の選択設定手段とを有することを特徴とするもの
であり、請求項３に記載の発明はSDRAMがアドレス８端
子に第１の選択設定手段を接続し、アドレス９端子に第
２の選択設定手段を接続したことを特徴とするものであ
る。
手段が識別制御信号に基づいてアドレス線８とアドレス
線１１とを選択する第１の選択設定手段と、識別制御信
号に基づいてアドレス線９とアドレス線１２とを選択す
る第２の選択設定手段とを有することを特徴とするもの
であり、請求項３に記載の発明はSDRAMがアドレス８端
子に第１の選択設定手段を接続し、アドレス９端子に第
２の選択設定手段を接続したことを特徴とするものであ
る。
【００１５】以上の構成により、SDRAM素子の容量の変
更に容易に対応することができ、しかもメモリ側インタ
フェース制御回路の変更を必要としないメモリ制御装置
を提供することができる。
更に容易に対応することができ、しかもメモリ側インタ
フェース制御回路の変更を必要としないメモリ制御装置
を提供することができる。
【００１６】(実地の形態１)以下、本発明の実施の形態
１について、図に基づいて説明する。図１は本発明の実
施の形態１におけるSDRAMメモリシステムのブロック図
であり、図２は図１の回路図である。図１、図２におい
て、１０１は中央演算処理回路（ＣＰＵ）。１０３は制
御バスであって、SDRAM素子のアドレス線と制御線を含
めて制御バス１０３と総称する。例えば、アドレス線は
カラムとローの組み合わせを含めて総称するものであ
り、制御線とはSDRAM素子に周知のCS、RAS、CAS、WE、D
QM、CKEのようにタイミング、ステータス情報を制御す
るものである。さらに、カラム信号とはカラムアドレス
設定タイミングにかかわるタイミング信号の総称を意味
するものであり、同様に、ロー信号とはローアドレス設
定タイミングにかかわるタイミング信号の総称を意味す
るものである。１０４はデータバスであって、１６ビッ
ト（データ線の数は１６本）で構成される。
１について、図に基づいて説明する。図１は本発明の実
施の形態１におけるSDRAMメモリシステムのブロック図
であり、図２は図１の回路図である。図１、図２におい
て、１０１は中央演算処理回路（ＣＰＵ）。１０３は制
御バスであって、SDRAM素子のアドレス線と制御線を含
めて制御バス１０３と総称する。例えば、アドレス線は
カラムとローの組み合わせを含めて総称するものであ
り、制御線とはSDRAM素子に周知のCS、RAS、CAS、WE、D
QM、CKEのようにタイミング、ステータス情報を制御す
るものである。さらに、カラム信号とはカラムアドレス
設定タイミングにかかわるタイミング信号の総称を意味
するものであり、同様に、ロー信号とはローアドレス設
定タイミングにかかわるタイミング信号の総称を意味す
るものである。１０４はデータバスであって、１６ビッ
ト（データ線の数は１６本）で構成される。
【００１７】１０７はメモリ制御装置であって、ＣＰＵ
１０１の各信号からSDRAMメモリシステムのメモリ容量
の管理とSDRAM素子の入出力タイミングの制御とを行
う。さらに、１０８はＣＰＵ側インタフェース制御回
路、１０９はメモリ側インタフェース制御回路であっ
て、それぞれＣＰＵ１０１およびSDRAMメモリシステム
のメモリ容量の配分や管理を行うと共に、タイミング信
号やステータス信号の整合を行う。
１０１の各信号からSDRAMメモリシステムのメモリ容量
の管理とSDRAM素子の入出力タイミングの制御とを行
う。さらに、１０８はＣＰＵ側インタフェース制御回
路、１０９はメモリ側インタフェース制御回路であっ
て、それぞれＣＰＵ１０１およびSDRAMメモリシステム
のメモリ容量の配分や管理を行うと共に、タイミング信
号やステータス信号の整合を行う。
【００１８】１１０はメモリ側インタフェース制御回路
１０９が出力する制御バスである。また、１１１はメモ
リ側インタフェース制御回路１０９が出力するデータバ
スである。１１２はSDRAM素子（図の例は６４Ｍビッ
ト）である。
１０９が出力する制御バスである。また、１１１はメモ
リ側インタフェース制御回路１０９が出力するデータバ
スである。１１２はSDRAM素子（図の例は６４Ｍビッ
ト）である。
【００１９】さらに、メモリ側インタフェース制御回路
１０９とSDRAM素子について検討する。図２において、
８０４、８０５はSDRAM素子であって、容量１６Ｍビッ
ト、データ幅８ビットのSDRAMを２個用いたものであ
る。SDRAMメモリシステム全体の総容量は３２Ｍビット
へと減少する。これは、特定のアプリケーションにおい
ては、SDRAMメモリシステムの容量が３２Ｍビットしか
必要ない場合を想定しているためである。なお、クロッ
ク信号（図中CLKと表示）はSDRAM素子に共通かつ特有の
同期クロックであって、動作説明のために図２中のSDRA
M素子８０４、８０５に表示する。また、DQMU、DQML信
号のそれぞれに８ビット幅SDRAM素子８０４、８０５のD
QM信号を使用する。
１０９とSDRAM素子について検討する。図２において、
８０４、８０５はSDRAM素子であって、容量１６Ｍビッ
ト、データ幅８ビットのSDRAMを２個用いたものであ
る。SDRAMメモリシステム全体の総容量は３２Ｍビット
へと減少する。これは、特定のアプリケーションにおい
ては、SDRAMメモリシステムの容量が３２Ｍビットしか
必要ない場合を想定しているためである。なお、クロッ
ク信号（図中CLKと表示）はSDRAM素子に共通かつ特有の
同期クロックであって、動作説明のために図２中のSDRA
M素子８０４、８０５に表示する。また、DQMU、DQML信
号のそれぞれに８ビット幅SDRAM素子８０４、８０５のD
QM信号を使用する。
【００２０】特に、メモリ側インタフェース制御回路１
０９に選択設定手段としてのマルチプレクサ５０２、５
０３が追加されている。マルチプレクサ５０２、５０３
はゲートロジックで構成されたセレクタ構造である。そ
して、ＣＰＵ側インタフェース制御回路１０８から供給
された識別制御信号たるカラム信号（図中、制御信号の
うちCOLと表示）によって、他のゲート入力のアドレス
信号を切り換える機能を有する。
０９に選択設定手段としてのマルチプレクサ５０２、５
０３が追加されている。マルチプレクサ５０２、５０３
はゲートロジックで構成されたセレクタ構造である。そ
して、ＣＰＵ側インタフェース制御回路１０８から供給
された識別制御信号たるカラム信号（図中、制御信号の
うちCOLと表示）によって、他のゲート入力のアドレス
信号を切り換える機能を有する。
【００２１】特に、一般のSDRAMでは、カラムアドレス
とローアドレスの境界を５１２バイトに設定することか
ら、データ幅のビット数により、アドレス８（ＣＡ８）
かアドレス９（ＣＡ９）かのいずれかがカラムアドレス
とローアドレスの境界となる。従って、SDRAMにおける
Ａ８，Ａ９端子にマルチプレクサ５０２、５０３を介し
てアドレス線８、９、１１及び１２（ＣＡ８、ＣＡ９、
ＣＡ１１、ＣＡ１２）を選択的に供給することができ
る。
とローアドレスの境界を５１２バイトに設定することか
ら、データ幅のビット数により、アドレス８（ＣＡ８）
かアドレス９（ＣＡ９）かのいずれかがカラムアドレス
とローアドレスの境界となる。従って、SDRAMにおける
Ａ８，Ａ９端子にマルチプレクサ５０２、５０３を介し
てアドレス線８、９、１１及び１２（ＣＡ８、ＣＡ９、
ＣＡ１１、ＣＡ１２）を選択的に供給することができ
る。
【００２２】このマルチプレクサ５０２、５０３は、SD
RAM素子８０４、８０５にローアドレスを設定する場合
は、図中下側のゲートにセレクトされている。つまり、
マルチプレクサ５０２ではＣＡ９が選択され、マルチプ
レクサ５０３ではＣＡ８が選択される。また、カラムア
ドレスを設定する場合は、図中上側のゲートにセレクト
される。つまり、マルチプレクサ５０２ではＣＡ１２が
選択され、マルチプレクサ５０３ではＣＡ１１が選択さ
れる。こうして、データ幅が１６ビットのSDRAMのカラ
ムアドレスはＣＡ０からＣＡ７が有効となり、データ幅
が８ビットのSDRAMのカラムアドレスはＣＡ０からＣＡ
８が有効となり、さらに、データ幅が４ビットのSDRAM
のカラムアドレスはＣＡ０からＣＡ９が有効である。
RAM素子８０４、８０５にローアドレスを設定する場合
は、図中下側のゲートにセレクトされている。つまり、
マルチプレクサ５０２ではＣＡ９が選択され、マルチプ
レクサ５０３ではＣＡ８が選択される。また、カラムア
ドレスを設定する場合は、図中上側のゲートにセレクト
される。つまり、マルチプレクサ５０２ではＣＡ１２が
選択され、マルチプレクサ５０３ではＣＡ１１が選択さ
れる。こうして、データ幅が１６ビットのSDRAMのカラ
ムアドレスはＣＡ０からＣＡ７が有効となり、データ幅
が８ビットのSDRAMのカラムアドレスはＣＡ０からＣＡ
８が有効となり、さらに、データ幅が４ビットのSDRAM
のカラムアドレスはＣＡ０からＣＡ９が有効である。
【００２３】こうして、SDRAM素子のデータ幅を１６ビ
ット、８ビット、４ビットのいずれにした場合でも、SD
RAM素子の容量の変更に容易に対応することができる。
しかもメモリ側インタフェース制御回路１０９の内部ロ
ジックを変更する必要もなくなる。
ット、８ビット、４ビットのいずれにした場合でも、SD
RAM素子の容量の変更に容易に対応することができる。
しかもメモリ側インタフェース制御回路１０９の内部ロ
ジックを変更する必要もなくなる。
【００２４】さらに、マルチプレクサ５０２、５０３の
上述の動作によって、図６のメモリ側インタフェース制
御回路１１９で必要としたCS信号回路を省略することが
できる（参照、図２中では省略）。従って、メモリ側イ
ンタフェース制御回路１０９の消費電力を削減すること
ができる。
上述の動作によって、図６のメモリ側インタフェース制
御回路１１９で必要としたCS信号回路を省略することが
できる（参照、図２中では省略）。従って、メモリ側イ
ンタフェース制御回路１０９の消費電力を削減すること
ができる。
【００２５】図３はSDRAM素子の動作タイミングチャー
トである。図３において、１００１は前述のクロック信
号（CLKと表示、以下同様）、１００２はコマンド信号
（COM）であって、SDRAM素子８０４、８０５の動作モー
ド及びステータスを指定する。１００４はアクティブコ
マンド（ACT）であってローアドレスの確定タイミング
を、また、１００５はライト／リードコマンド（W/R）
であって、記録か読み出しかのモード及びカラムアドレ
スの確定タイミングを、それぞれ規定する。１００３は
アドレス信号（ADRS）であって、図２中のＡ０からＡ１
１に相当する。１００６はローアドレス（ROW）の確定
を、１００７はカラムアドレス（COL）の確定を、それ
ぞれ規定する。
トである。図３において、１００１は前述のクロック信
号（CLKと表示、以下同様）、１００２はコマンド信号
（COM）であって、SDRAM素子８０４、８０５の動作モー
ド及びステータスを指定する。１００４はアクティブコ
マンド（ACT）であってローアドレスの確定タイミング
を、また、１００５はライト／リードコマンド（W/R）
であって、記録か読み出しかのモード及びカラムアドレ
スの確定タイミングを、それぞれ規定する。１００３は
アドレス信号（ADRS）であって、図２中のＡ０からＡ１
１に相当する。１００６はローアドレス（ROW）の確定
を、１００７はカラムアドレス（COL）の確定を、それ
ぞれ規定する。
【００２６】そして、データの記録はW/R１００５とCOL
１００７の確立時、CLK１００１の立ち上がりタイミン
グでSDRAM素子８０４、８０５に記憶される。また、デ
ータの読み出しは、データの記録はW/R１００５とCOL１
００７の確立した後、規定のクロック数遅れたCLK１０
０１の立ち上がりタイミングでSDRAM素子８０４、８０
５から読み出しデータが確立する。
１００７の確立時、CLK１００１の立ち上がりタイミン
グでSDRAM素子８０４、８０５に記憶される。また、デ
ータの読み出しは、データの記録はW/R１００５とCOL１
００７の確立した後、規定のクロック数遅れたCLK１０
０１の立ち上がりタイミングでSDRAM素子８０４、８０
５から読み出しデータが確立する。
【００２７】(実地の形態２)図４は本発明の実施の形態
２におけるSDRAMメモリシステムの回路図である。図４
において、１０９はメモリ側インタフェース制御回路、
５０２、５０３はマルチプレクサである。これらは図２
に示したものと同一であるから、同一の符号を付して説
明の重複を省略する。７０４、７０５、７０６、及び７
０７はSDRAM素子であって、容量１６Ｍビット、データ
幅４ビットのSDRAMを４個でメモリシステムを構成す
る。なお、データ幅４ビットであるから、DQMU、DQML信
号のそれぞれに４ビット幅SDRAM素子７０４〜７０７のD
QM信号を使用する。
２におけるSDRAMメモリシステムの回路図である。図４
において、１０９はメモリ側インタフェース制御回路、
５０２、５０３はマルチプレクサである。これらは図２
に示したものと同一であるから、同一の符号を付して説
明の重複を省略する。７０４、７０５、７０６、及び７
０７はSDRAM素子であって、容量１６Ｍビット、データ
幅４ビットのSDRAMを４個でメモリシステムを構成す
る。なお、データ幅４ビットであるから、DQMU、DQML信
号のそれぞれに４ビット幅SDRAM素子７０４〜７０７のD
QM信号を使用する。
【００２８】ここで、実施の形態１の場合と同様にカラ
ムアドレス設定時に、マルチプレクサ５０２は、ＣＡ１
２を選択し、マルチプレクサ５０３は、ＣＡ１１を選択
する。一般に、データ幅4bitのSDRAMでは、カラムアド
レスのＡ９からＡ０が有効であるため、ローアドレスの
ＣＡ１２およびＣＡ１１をカラムアドレス設定時まで保
持しておき、これをそれぞれカラムアドレスのＡ９、Ａ
８に設定する事で、データ幅４ビットのSDRAMへの適用
が可能になる。ただし、容量６４Ｍビット、データ幅１
６ビットのSDRAMを１個使用した図１の例と比較して、
ＣＡ１２をバンクビットとして使用できないという制限
があるが、これ以外は実施の形態１と同様な動作が可能
である。
ムアドレス設定時に、マルチプレクサ５０２は、ＣＡ１
２を選択し、マルチプレクサ５０３は、ＣＡ１１を選択
する。一般に、データ幅4bitのSDRAMでは、カラムアド
レスのＡ９からＡ０が有効であるため、ローアドレスの
ＣＡ１２およびＣＡ１１をカラムアドレス設定時まで保
持しておき、これをそれぞれカラムアドレスのＡ９、Ａ
８に設定する事で、データ幅４ビットのSDRAMへの適用
が可能になる。ただし、容量６４Ｍビット、データ幅１
６ビットのSDRAMを１個使用した図１の例と比較して、
ＣＡ１２をバンクビットとして使用できないという制限
があるが、これ以外は実施の形態１と同様な動作が可能
である。
【００２９】こうして、図１から図４に例示したよう
に、SDRAM素子のデータ幅を１６ビット、８ビット、４
ビットのいずれにした場合でも、SDRAM素子の容量の変
更に容易に対応することができる。しかもメモリ側イン
タフェース制御回路１０９の内部ロジックを変更する必
要もなくなる。
に、SDRAM素子のデータ幅を１６ビット、８ビット、４
ビットのいずれにした場合でも、SDRAM素子の容量の変
更に容易に対応することができる。しかもメモリ側イン
タフェース制御回路１０９の内部ロジックを変更する必
要もなくなる。
【００３０】さらに、マルチプレクサ５０２、５０３の
上述の動作によって、CS信号回路を省略することができ
る。従って、メモリ側インタフェース制御回路１０９の
消費電力を削減することができる。
上述の動作によって、CS信号回路を省略することができ
る。従って、メモリ側インタフェース制御回路１０９の
消費電力を削減することができる。
【００３１】
【発明の効果】以上のように本発明のメモリ制御装置を
用いることにより、容量６４Mビット、データ幅１６ビ
ットのSDRAM１個の使用から、データ幅８ビットのSDRAM
２個使用、またはデータ幅４ビットのSDRAM４個使用へ
の置き換えも可能となる。従って、本発明のメモリ制御
装置を内蔵した電子回路システムのアプリケーション及
び、SDRAMの容量及びデータ幅に関する選択の自由度が
高まる。よって、SDRAMの価格及び入手の容易さに合わ
せてSDRAMを自由に組み合わせることが可能となる。さ
らに、データ幅が小さいSDRAMを選択すれば、データ幅
が大きいSDRAMを使用した時に比べて、メモリシステム
を実装するプリント基板の価格を低く抑える事ができ
る。
用いることにより、容量６４Mビット、データ幅１６ビ
ットのSDRAM１個の使用から、データ幅８ビットのSDRAM
２個使用、またはデータ幅４ビットのSDRAM４個使用へ
の置き換えも可能となる。従って、本発明のメモリ制御
装置を内蔵した電子回路システムのアプリケーション及
び、SDRAMの容量及びデータ幅に関する選択の自由度が
高まる。よって、SDRAMの価格及び入手の容易さに合わ
せてSDRAMを自由に組み合わせることが可能となる。さ
らに、データ幅が小さいSDRAMを選択すれば、データ幅
が大きいSDRAMを使用した時に比べて、メモリシステム
を実装するプリント基板の価格を低く抑える事ができ
る。
【図１】本発明の実施の形態１におけるSDRAMメモリシ
ステムのブロック図
ステムのブロック図
【図２】図１の回路図
【図３】SDRAM素子の動作タイミングチャート
【図４】本発明の実施の形態２におけるSDRAMメモリシ
ステムの回路図
ステムの回路図
【図５】従来のSDRAMメモリシステムのブロック図
【図６】図５の回路図
【符号の説明】 １０１、１１１ ＣＰＵ（中央演算処理回路） １０３、１１０、１１３、３１０、３２２ 制御バス １０４、１１１、１１４、３１１、３２３ データバス １０７、１１７ メモリ制御装置 １０８、１１８ ＣＰＵ側インタフェース制御回路 １０９、１１９ メモリ側インタフェース制御回路 １１２、３１８、３１９、３２０、３２１ SDRAM素子 ７０４、７０５、７０６、７０７、８０４、８０５ SD
RAM素子 ５０２、５０３ マルチプレクサ １００１ クロック信号（CLK） １００２ コマンド信号（COM） １００３ アドレス信号（ADRS） １００４ アクティブコマンド（ACT） １００５ ライトリードコマンド（W/R） １００６ ローアドレス（ROW） １００７ カラムアドレス（COL）
RAM素子 ５０２、５０３ マルチプレクサ １００１ クロック信号（CLK） １００２ コマンド信号（COM） １００３ アドレス信号（ADRS） １００４ アクティブコマンド（ACT） １００５ ライトリードコマンド（W/R） １００６ ローアドレス（ROW） １００７ カラムアドレス（COL）
Claims (3)
- 【請求項１】１個または複数のSDRAMと中央演算処理装
置との間に介在して複数のアドレス線や複数の制御信号
線のうち相互に整合を行うメモリ制御装置であって、 前記メモリ制御装置は、前記アドレス線のうち前記SDRA
Mのカラム信号かロー信号かを識別する識別制御信号
と、 前記識別制御信号に基づいて、前記アドレス線のうちカ
ラム信号に使用するアドレス線と前記アドレス線のうち
ロー信号に使用するアドレス線とに選択的に設定する選
択設定手段とを有することを特徴とするメモリ制御装
置。 - 【請求項２】前記選択的設定手段は、前記識別制御信号
に基づいてアドレス線８とアドレス線１１とを選択する
第１の選択設定手段と、 前記識別制御信号に基づいてアドレス線９とアドレス線
１２とを選択する第２の選択設定手段とを有することを
特徴とする請求項１記載のメモリ制御装置。 - 【請求項３】前記SDRAMは、アドレス８端子に前記第１
の選択設定手段を接続し、アドレス９端子に前記第２の
選択設定手段を接続したことを特徴とする請求項１また
は請求項２記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195650A JP2001022635A (ja) | 1999-07-09 | 1999-07-09 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195650A JP2001022635A (ja) | 1999-07-09 | 1999-07-09 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001022635A true JP2001022635A (ja) | 2001-01-26 |
Family
ID=16344709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195650A Pending JP2001022635A (ja) | 1999-07-09 | 1999-07-09 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001022635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010001622A1 (ja) * | 2008-07-03 | 2010-01-07 | 株式会社バッファロー | メモリモジュール、および、メモリ用補助モジュール |
-
1999
- 1999-07-09 JP JP11195650A patent/JP2001022635A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010001622A1 (ja) * | 2008-07-03 | 2010-01-07 | 株式会社バッファロー | メモリモジュール、および、メモリ用補助モジュール |
| JP2010033533A (ja) * | 2008-07-03 | 2010-02-12 | Buffalo Inc | メモリモジュール、および、メモリ用補助モジュール |
| CN102077180A (zh) * | 2008-07-03 | 2011-05-25 | 巴比禄股份有限公司 | 存储器模块以及存储器用辅助模块 |
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