JPH01111234A - パリティチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、パリティチェック方式に関し、特にマイクロ
コンピュータ主記憶装置のチエツクピット容量を削減す
るのに好適なパリティチェック方式に関するものである
。

従来技術 近年、マイクロコンピュータ等を用いた主記憶装置のメ
モリとしては、ダイナミックメモリ（ダイナミックＲＡ
Ｍ）が頻繁に使用されている。このダイナミックメモリ
の信頼性を向上するため、書込み・読出しデータにパリ
ティチェックビットを付加してパリティチェックを行っ
ていた。上記のマイクロコンピュータは、８ビットから
始まり、１６ビット、３２ビットとなり、現在では３２
ビットが主流になりつつある。そうした状況の中で、パ
リティチェック方式は、８ビット（１バイト）に１ビッ
トを付加するのが主流となっていた。従って、３２ビッ
トマイクロコンピユータでは、３２ビット幅のメモリ装
置が必要で、このメモリも８ビット、１６ビット、２４
ビット、３２ビットの別々のアクセスが必要であるため
、１バイトに１ビットずつ付加し、３２ビット幅では合
計４ビットのパリティチェック用メモリが必要となり、
その部品も増加し、主記憶装置の容量増加の妨げになる
。

このような従来の方式では、主記憶装置の容量増加に対
応してパリティチェック用メモリ、およびその部品が増
加するため、書込み・読出しのためのデータ容量が制限
されるという問題があった。

目　　　　　的 本発明の目的は、このような従来の問題を解決し、揮発
性メモリを使用するコンピュータ用主記憶装置において
、メモリ容量増加に対してパリティビットを保持するメ
モリ容量を少量化可能とするパリティチェック方式を提
供することにある。

構　　　成 上記目的を達成させるため、本発明のパリティチェック
方式は、ＣＰＵの各バス単位にメモリを割付けられたメ
モリ回路を有し、各メモリに書込み・読出すデータのバ
イト単位にパリティチェックピットを付加してパリティ
チェックを行うパリティチェック方式において、複数の
バイト単位に１ビットのパリティチェックビットを付加
することに特徴がある。

以下、本発明の一実施例を、図面により詳細に説明する
。

第２図は、本発明を適用したマイクロコンピュータの基
本構成図である。本実施例では、３２ビットマイクロコ
ンピユータに使用されるメモリ回路について説明する。

第２図において、４１は各種処理を行うＣＰＵ、４２は
メモリ回路４３へのデータの書込み・読出しを制御する
メモリコントロール回路、４３はメモリ回路（ダイナミ
ックＲＡＭ）、４４は複数のバイト単位に１ビットのパ
リティチェックピットを付加し、パリティチェックを制
御するパリティコントローラ、４５はデータバスのデー
タ方向を切換えるトランシーバ、４６はメモリ回路４３
からの８ビットデータを３２ビットに多重またはＣＰＵ
４１からの３２ビットデータを８ビット単位に分割する
マルチプレクサである。また、第２図では省略しである
が、ＣＰＵ４１は３２ビットであるので、ＣＰＵ４１と
メモリ回路４３間のデータバスは４本あり、バイト単位
でデータの書込み・読出しを行う。従って、トランシー
バ４５はバス単位に設けられる。

第１図は、本発明の一実施例を示すメモリ回路の構成図
である。これは、第２図のメモリ回路４３の内部構成を
示したものである。ここで、メモリとしてはバイト構成
とし、４バイト幅のメモリ（５〜８）がＣＰＵ４１のデ
ータバス１〜４に割り当てられる。ここで、データバス
１にはデータＤ３２−Ｄ２４．バス２にはデータＤ２３
−　Ｄ□６．バス３にはデータＤ１５−Ｄ、ｌ、バス４
にはデータＤ７−Ｄｏが割り当てられる。ＣＰＵ４１か
らのデータ読出しまたは書込みの際には、トランシーバ
４５ａ〜４５ｄが、データ切換え信号ＤＤＩＲを受けて
、データバス１〜４を経由して転送されるデータの方向
切換えを行う。このようにＣＰＵ４１は、データバス１
〜４を経由して、メモリ５〜８へのり−ド／ライトを行
うが、ＣＰＵ４１は１バイト。

２バイト、３バイト、４バイトの規則性のないアクセス
を行うため、どのメモリを選択するかの制御はメモリコ
ントロール回路４２が行う。

メモリは、４バイトのメモリ幅のため、各々１バイト単
位でメモリ５〜８が割り当てられる。また、パリティビ
ット用として１ビットメモリ（パリティビットメモリ）
９を設け、メモリ５〜８に対応してパリティチェックジ
ェネレータ２６〜２９が配設される。メモリ５〜８とパ
リティジェネレータ２６〜２９は、それぞれメモリバス
１８〜２１に接続され、データイネーブル信号ＤＥＮ。

２２〜ＤＥＮ３２５によりデータをドライブさせる。

上述したメモリは、すべて揮発性メモリ（ダイナミック
メモリ）で構成されるため、メモリコントロール回路４
２からメモリコントロール用として、メモリアドレスＭ
Ａ８〜ＭＡｏのアドレス選択ライン１０．メモリのロウ
アドレスストローブ線、（ＲＡＳ）１１．メモリのカラ
ムアドレスストローブ線（ＣＡＳ）１２．メモリのライ
トイネーブル（書込み）線（ＷＥｏ−ＷＦ２）１３〜１
７が供給される。また、１バイト幅のメモリは、例とし
て２５６にビット×１のメモリ素子を８ケ用いて構成さ
れている。、２５６にビットのアドレス選択は、メモリ
アドレスＭＡｌｌ−ＭＡｏをＲＡＳＩＩ、ＣＡＳ１２を
使って、多重でセレクトしている。

ＲＡＳ、ＣＡＳは全メモリ共通であり、バイトのライト
でもＲＡＳ、ＣＡＳを活性化してメモリを必ず選択する
。従来方式の場合、ＲＡＳまたはＣＡ下によってバイト
アクセス時はその該当バイトのメモリに対してのみＲＡ
Ｓ、ＣＡＳを活性化してバイトのセレクトを行っていた
が、本方式ではバイトアクセスでも一括して全メモリを
選択する。

パリティビットの書き込みおよびチエツクを示すため１
バイトのライトを例として取り上げてみる。バイトは、
データバス２からのバイトのみライトする場合について
説明する。なお、メモリは全て初期化され、パリティエ
ラーは発生しないものと仮定する。第３図にその制御タ
イムチャートを示す。図中、点線はリード時のタイミン
グを示す。この制御は、第２図に示すメモリコントロー
ル回路４２による。以下、第３図に従って説明する。

ＣＰＵ４１からのメモリアドレス１はアドレス選択、−
Ａ２（第２図参照）をメモリコントロール回路４２にて
Ａ　２ｇ　　Ａ　□、ｇ　Ａ　１０　　Ａ　２に分割マ
ルチプレックスしてＭＡ、〜ＭＡｏとして供給される。

このＭＡＩｌ−ＭＡｏをＲＡＳ、ＣＡＳによってアドレ
ス選択し、メモリ５，７．８の各バイトへはリードのア
クセスとなり、メモリ６に対してはライ１−サイクルを
示すＷＥ、を活性化し、かつＣＰＵデータ（Ｄ　２３　
　Ｄ　ｉｅ　）をメモリバス１９ヘトライブする信号■
π１□を活性化させる。

これにより、メモリバス１９にはＣＰＵ４１からのデー
タ、それ以外のメモリバス１８，２０゜２１には各バイ
トのメモリから読まれたデータが出力される。各々のデ
ータはパリティジェネレータ２６〜２９によってバイト
単位でのパリティチェックビット（パリティチェック信
号）ＰＣｏ〜ｐｃ３が出力される。

このパリティチェック信号ＰＣｏ−ＰＣ３は、パリティ
コントローラ４４へ入り全バイトの属性となるパリティ
データ３１を生成し、パリティビット用のメモリ９へ出
力される。パリティビットメモリ９はメモリコントロー
ル回路４２からの信号ＷＥ４によってデータをメモリ６
へ書込む。また、ＣＰＵ４１からのリードサイクル時に
はライト時と同様であるが、全てのバイトがリードにな
る点で違っている。ＰＣｏ−ＰＣ３とパリティビットメ
モリ９からの出力であるパリティデータ３２によってパ
リティチェックがなされ、結果がパリティエラー信号（
ＰＥ）３３としてメモリコントロール回路４２へ出力さ
れる。メモリコントロール回路４２は、ＣＰＵ４１にそ
の旨（エラー信号）を伝える。

このように、本実施例においては、今迄バイト毎に持っ
ていたパリティピットを、４バイトに１ビット持つこと
によりＩＣを減らすことが可能となり、より大容量のメ
モリを構成できる。

効　　　果 以上説明したように、本発明によれば、揮発性メモリを
使用するコンピュータ用主記憶装置において、メモリ容
量増加に対してパリティピットを保持するメモリ容量を
少量化可能となり、メモリ回路の構成を簡素化でき、よ
り大容量のメモリを構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリ回路の構成図、
第２図は本発明を適用したマイクロコンピュータの基本
構成図、第３図は第１図の制御タイムチャートである。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵの各バス単位にメモリを割付けられたメモ
   リ回路を有し、各メモリに書込み・読出すデータのバイ
   ト単位にパリティチェックビットを付加してパリティチ
   ェックを行うパリティチェック方式において、複数のバ
   イト単位に１ビットのパリティチェックビットを付加す
   ることを特徴とするパリティチェック方式。