JPS628246A - ダイナミツクｒａｍのアクセス方式 - Google Patents
ダイナミツクｒａｍのアクセス方式Info
- Publication number
- JPS628246A JPS628246A JP60146291A JP14629185A JPS628246A JP S628246 A JPS628246 A JP S628246A JP 60146291 A JP60146291 A JP 60146291A JP 14629185 A JP14629185 A JP 14629185A JP S628246 A JPS628246 A JP S628246A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address strobe
- processor
- strobe
- dynamic ram
- Prior art date
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理アドレス情報を物理アドレス情報に変換する機能を
有するメモリマネジメントユニットをそなえるプロセッ
サシステムにおいて、プロセッサからの論理アドレスス
トローブを行アドレスストローブとして使用し、メモリ
マネジメントユニットからの物理アドレスストローブを
列アドレスストローブとして使用し、ダイナミックＲＡ
Ｍのアクセスを行なう方式が示されている。
有するメモリマネジメントユニットをそなえるプロセッ
サシステムにおいて、プロセッサからの論理アドレスス
トローブを行アドレスストローブとして使用し、メモリ
マネジメントユニットからの物理アドレスストローブを
列アドレスストローブとして使用し、ダイナミックＲＡ
Ｍのアクセスを行なう方式が示されている。
本発明は、ダイナミックＲＡＭのアクセス方式〔従来の
技術〕 コンピュータ等の主記憶用素子として、主に使用されて
いるのは、２本のストローブ入力を持つダイナミックＲ
ＡＭである。このダイナミックＲＡＭのアドレス入力線
は、必要な数の半分しかなく、行（口、−）アドレスと
列（コラム）アドレスの２つに分けて入力される。読み
出しのために必要な動作手順は以下のとおりである。
技術〕 コンピュータ等の主記憶用素子として、主に使用されて
いるのは、２本のストローブ入力を持つダイナミックＲ
ＡＭである。このダイナミックＲＡＭのアドレス入力線
は、必要な数の半分しかなく、行（口、−）アドレスと
列（コラム）アドレスの２つに分けて入力される。読み
出しのために必要な動作手順は以下のとおりである。
（１） 行アドレス入力
（２）行アドレスストローブ入力
（３） 列アドレス入力
（４） 列アドレスストローブ入力
（５）データ出力
この読出しタイミングを第２図に示す。各アドレススト
ローブからデータが出力されるまでの時間は規定されて
いて、どちらか後になるほうが実際にデータが有効にな
る時間として保障される。
ローブからデータが出力されるまでの時間は規定されて
いて、どちらか後になるほうが実際にデータが有効にな
る時間として保障される。
書き込みタイミングを第３図に示す。書き込みの場合は
入力データを列アドレスストローブ入力の前に有効にす
る以外は同じである。
入力データを列アドレスストローブ入力の前に有効にす
る以外は同じである。
また、現実に実装されるメモリが、ある大きさ単位−（
セグメント）でプロセッサのアドレス空間に自在に配置
できれば、メモリの有効利用や保護が可能になる。この
ためプロセッサのソフトウェアによるアドレス（ＩＩ！
理アドアドレス現実にハードウェアで決定されている実
在のアドレス（物理アドレス）へ変換するようなアドレ
ス変換器としてメモリマネジメントユニット（ＭＭＵ）
がある。
セグメント）でプロセッサのアドレス空間に自在に配置
できれば、メモリの有効利用や保護が可能になる。この
ためプロセッサのソフトウェアによるアドレス（ＩＩ！
理アドアドレス現実にハードウェアで決定されている実
在のアドレス（物理アドレス）へ変換するようなアドレ
ス変換器としてメモリマネジメントユニット（ＭＭＵ）
がある。
従来、ＭＭＵの付いたプロセッサシステムにおいて、シ
ステムバスに含まれるのは、物理アドレスストローブ一
本であり、ダイナミックＲＡＭをアクセスする場合の動
作順序は以下のとおりである。
ステムバスに含まれるのは、物理アドレスストローブ一
本であり、ダイナミックＲＡＭをアクセスする場合の動
作順序は以下のとおりである。
（１１プロセッサから論理アドレスおよび論理アドレス
ストローブが出力される。
ストローブが出力される。
（２）論理アドレスで、セグメント内に含まれる下位ア
ドレスは、そのままシステムバスに送られるが、論理ア
ドレスの残り上位と、論理アドレスストローブは、ＭＭ
Ｕによって物理アドレスおよび物理アドレスストローブ
に変換されてから、システムバスに送られる。
ドレスは、そのままシステムバスに送られるが、論理ア
ドレスの残り上位と、論理アドレスストローブは、ＭＭ
Ｕによって物理アドレスおよび物理アドレスストローブ
に変換されてから、システムバスに送られる。
（３１ＲＡＭ制御装置は、システムバス上の物理アドレ
スおよび物理アドレスストローブをデコードして、アク
セスに該当するダイナミックＲＡＭを選択し、前述のア
クセスに必要な手順を開始する。
スおよび物理アドレスストローブをデコードして、アク
セスに該当するダイナミックＲＡＭを選択し、前述のア
クセスに必要な手順を開始する。
上記動作のタイミング図を第４図に示す。
単玉のように、ＭＭＵ付きの場合、ＭＭＵの変換時間だ
けアクセスが遅くなっていた。メモリアクセスタイムが
長くなることは、それだけシステムの性能低下につなが
ることであり、このアクセスタイムの短縮が望まれてい
た。
けアクセスが遅くなっていた。メモリアクセスタイムが
長くなることは、それだけシステムの性能低下につなが
ることであり、このアクセスタイムの短縮が望まれてい
た。
そのため、本発明の構成は、ＭＭＵの付いたプロセッサ
と、ダイナミックＲＡＭおよびＲＡＭ制御装置とを有す
るプロセッサシステムにおいて、システムバスに論理ア
ドレスストローブと物理アドレスストローブの２本を設
けて、プロセッサからの論理アドレスストローブによっ
て、すべてのダイナミックＲＡＭのアクセスをスタート
させ、ＭＭＵからの物理アドレスストローブによって該
当ダイナミックＲＡＭの選択とアクセスの最終制御を行
うことを特徴とする。
と、ダイナミックＲＡＭおよびＲＡＭ制御装置とを有す
るプロセッサシステムにおいて、システムバスに論理ア
ドレスストローブと物理アドレスストローブの２本を設
けて、プロセッサからの論理アドレスストローブによっ
て、すべてのダイナミックＲＡＭのアクセスをスタート
させ、ＭＭＵからの物理アドレスストローブによって該
当ダイナミックＲＡＭの選択とアクセスの最終制御を行
うことを特徴とする。
本発明によれば、ＭＭＵにおけるアドレス変換の終了を
待たずにプロセッサからの論理アドレスストローブを行
アドレスストローブとしてダイナミックＲＡＭを起動す
るようにしているので、アクセス時間の短縮が可能とな
る。
待たずにプロセッサからの論理アドレスストローブを行
アドレスストローブとしてダイナミックＲＡＭを起動す
るようにしているので、アクセス時間の短縮が可能とな
る。
以下に、本発明の詳細を実施例にしたがって説明する。
第１図は、本発明の１実施例のブロック図であり、図中
、１はプロセッサ、２はメモリマネジメントユニット（
ＭＭＵ） 、３はＲＡＭ制御装置、４はデコーダ、５は
マルチプレクサ、６は行アドレスストローブ制御回路、
７はダイナミックＲＡＭ、８は論理アドレス、９は論理
アドレスストローブ、１０は行アドレスストローブ、１
１は物理アドレス、１２は物理アドレスストローブ、１
３はＲＡＭアドレス、１４は列アドレスストローブ、１
５はシステムバスを表している。
、１はプロセッサ、２はメモリマネジメントユニット（
ＭＭＵ） 、３はＲＡＭ制御装置、４はデコーダ、５は
マルチプレクサ、６は行アドレスストローブ制御回路、
７はダイナミックＲＡＭ、８は論理アドレス、９は論理
アドレスストローブ、１０は行アドレスストローブ、１
１は物理アドレス、１２は物理アドレスストローブ、１
３はＲＡＭアドレス、１４は列アドレスストローブ、１
５はシステムバスを表している。
プロセッサ１がダイナミックＲＡＭ７のいずれかとアク
セスする場合の動作は以下の通りである。
セスする場合の動作は以下の通りである。
（１） プロセッサ１から論理アドレス８が出力され
る。
る。
（２）上位アドレスはアドレス変換のため、ＭＭＵ２に
送られるが、アドレス変換されない下位アドレスは、メ
モリの行アドレスとしてマルチプレクサ５を通して、Ｒ
ＡＭアドレス１３へ送られる。
送られるが、アドレス変換されない下位アドレスは、メ
モリの行アドレスとしてマルチプレクサ５を通して、Ｒ
ＡＭアドレス１３へ送られる。
（３） プロセッサ１から８余理アドレスストローブ
９が出力される。この信号によってＭＭＵ２はアドレス
変換を開始し、行アドレスストローブ制御回路６は行ア
ドレスストローブ１０を、すべてのダイナミックＲＡＭ
へ送る。
９が出力される。この信号によってＭＭＵ２はアドレス
変換を開始し、行アドレスストローブ制御回路６は行ア
ドレスストローブ１０を、すべてのダイナミックＲＡＭ
へ送る。
（４） ＭＭＵ２から物理アドレス１１が出力される
。
。
一部はマルチプレクサ５の切り換えによってメモリの列
アドレスとして、ＲＡＭアドレス１３に送られる。
アドレスとして、ＲＡＭアドレス１３に送られる。
（５１ＭＭＵ２から物理アドレスストローブ１２が出力
される。物理アドレスの上位と供にデコーダ４に送られ
、列アドレスストローブ１４のうちの一本が出力される
。
される。物理アドレスの上位と供にデコーダ４に送られ
、列アドレスストローブ１４のうちの一本が出力される
。
（６）列アドレスストローブを受けたダイナミックＲＡ
Ｍは、読み出しまたは書き込みを行う。列アドレススト
ローブを受けなかったダイナミックＲＡＭは動作しない
。
Ｍは、読み出しまたは書き込みを行う。列アドレススト
ローブを受けなかったダイナミックＲＡＭは動作しない
。
以上の実施例のタイミング図を第５図に示す。
以上のように本発明によれば、ＭＭＵ付のプロセッサシ
ステムにおいて、プロセッサからのアドレスストローブ
によってダイナミックＲＡＭのアクセスをスタートする
ことができるため、アクセス時間の短縮を図ることが可
能である。
ステムにおいて、プロセッサからのアドレスストローブ
によってダイナミックＲＡＭのアクセスをスタートする
ことができるため、アクセス時間の短縮を図ることが可
能である。
第１図は本発明の１実施例のブロック図、第２図はダイ
ナミックＲＡＭの読み出しタイミング図、 第３図はダイナミックＲＡＭの書き込みタイミング図、 第４図は従来のアクセスタイミングを示す図、第５図は
実施例のアクセスタイミングを示す図である。 図中、１はプロセッサ、２はメモリマネジメントユニッ
ト（ＭＭＵ） 、３はＲＡＭ制御装置、４はデコーダ、
５はマルチプレクサ、６は行アドレスストローブ制御回
路、７はダイナミックＲＡＭ８は論理アドレス、９は論
理アドレスストローブ、１０は行アドレスストローブ、
１１は物理アドレス、１２は物理アドレスストローブ、
１３はメモリアドレス、１４は列アドレスストローブ、
１５はシステムバスを示す。 行アドレスストロ−１−Ｕ 列７Ｖレスストロ−７” −一一一一−コーーーーー
ー／？：ＡＭＴドＶス −ぐヲ工少ぐ五五５区
デー７出力 −１１＝コ９ ７！アミヲ７／？／しηの話み出しタイミン７′シ漆２
ｍ！１ 行了ドＶススト０°７゛−−コＬ−−−−−列７Ｆレス
、２）０−７’ −一一一一一−］、−−−−−−
ＲＡＭＴドＶス −（ラヨ×３〒翫区チー７人力
−０ｒ＝三二。 ＆束ｎアフセスタイミン７Ｅ示す囚 湊 ４ 図
ナミックＲＡＭの読み出しタイミング図、 第３図はダイナミックＲＡＭの書き込みタイミング図、 第４図は従来のアクセスタイミングを示す図、第５図は
実施例のアクセスタイミングを示す図である。 図中、１はプロセッサ、２はメモリマネジメントユニッ
ト（ＭＭＵ） 、３はＲＡＭ制御装置、４はデコーダ、
５はマルチプレクサ、６は行アドレスストローブ制御回
路、７はダイナミックＲＡＭ８は論理アドレス、９は論
理アドレスストローブ、１０は行アドレスストローブ、
１１は物理アドレス、１２は物理アドレスストローブ、
１３はメモリアドレス、１４は列アドレスストローブ、
１５はシステムバスを示す。 行アドレスストロ−１−Ｕ 列７Ｖレスストロ−７” −一一一一−コーーーーー
ー／？：ＡＭＴドＶス −ぐヲ工少ぐ五五５区
デー７出力 −１１＝コ９ ７！アミヲ７／？／しηの話み出しタイミン７′シ漆２
ｍ！１ 行了ドＶススト０°７゛−−コＬ−−−−−列７Ｆレス
、２）０−７’ −一一一一一−］、−−−−−−
ＲＡＭＴドＶス −（ラヨ×３〒翫区チー７人力
−０ｒ＝三二。 ＆束ｎアフセスタイミン７Ｅ示す囚 湊 ４ 図
Claims (1)
- 【特許請求の範囲】 プロセッサと、該プロセッサから与えられる論理アドレ
ス情報を物理アドレス情報に変換する機能を有するメモ
リマネジメントユニットと、ダイナミックＲＡＭと、ダ
イナミックＲＡＭ制御装置を有するプロセッサシステム
において、 上記ダイナミックＲＡＭ制御装置は、 上記プロセッサからの論理アドレスストローブおよび上
記メモリマネジメントユニットからの物理アドレススト
ローブを、各々上記ダイナミックＲＡＭの行および列ア
ドレスストローブのタイミングとして使用することによ
り、上記ダイナミックＲＡＭのアクセスを行なうことを
特徴とするダイナミックＲＡＭのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146291A JPS628246A (ja) | 1985-07-03 | 1985-07-03 | ダイナミツクｒａｍのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146291A JPS628246A (ja) | 1985-07-03 | 1985-07-03 | ダイナミツクｒａｍのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628246A true JPS628246A (ja) | 1987-01-16 |
Family
ID=15404358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60146291A Pending JPS628246A (ja) | 1985-07-03 | 1985-07-03 | ダイナミツクｒａｍのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628246A (ja) |
-
1985
- 1985-07-03 JP JP60146291A patent/JPS628246A/ja active Pending
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