JP3143103B2 - 仮想メモリシステム用分散型参照変換テーブル - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタルデータ処理システムに関し、特に仮
想メモリを有するデジタルデータ処理システムに関す
る。

従来の技術 仮想メモリデジタルデータ処理システムにおいては、
中央処理ユニット（CPU）が発生した仮想メモリアドレ
スを実際の、即ち、物理メモリアドレスに翻訳する。こ
の仮想メモリシステムは通常はランダムアクセスメモリ
（RAM）等の物理メモリを有し、CPUのアドレス容量より
少ない記憶位置を有する。仮想メモリシステムは更に通
常は大容量記憶システム、例えば磁気ディスク又はテー
プを有し、記憶容量は物理メモリ及び仮想メモリ制御機
構よりも多い。仮想メモリ制御機構はCPU発生仮想アド
レスを物理メモリアドレスに翻訳する回路と、CPUのア
ドレスしたデータが現在物理メモリにあるかどうかを判
定する回路と、所要データを大容量記憶デバイスから回
収して物理メモリに記憶するまでの間CPUアクセスを待
機させる回路とを含む。大容量記憶デバイスから回収し
て物理メモリに記憶させたデータは次に大容量記憶デバ
イスに再び記憶させる。大容量記憶デバイスと物理メモ
リの間に移送されるデータは所定様式のデータのブロッ
クに組織する。様式として、可変データ長セグメントが
ある。他の様式は固定データ長ページである。別の様式
はセグメントとページの組み合わせである。

何れの仮想メモリデータ処理システムでも、所要の特
性は、限定された高価な資源の物理メモリを有効に使用
することにある。CPUが物理メモリ内に存在するデータ
にアクセスする場合は物理メモリに存在せず大容量記憶
デバイスから回収すべきデータにアクセスする場合より
は10倍程度速いため、所要のデータが常に物理メモリ内
に存在することは重要な関心事である。他の重要な関心
事はCPUの修正したデータが物理メモリ内に存在する時
に正確に大容量記憶デバイスに再記録されることであ
る。この重要な目標を達成するための既知の場合は仮想
メモリ制御機構を設け、物理メモリ内のデータの特定の
ブロックにCPUがアクセスしたことを記録し、データが
書込型アクセスによって修正されたかどうかを記録する
回路を有する。この回路を参照変更テーブル（RCT）と
称し、通常はメモリデバイスに所定数の記憶位置を有し
特定のデータブロックに対するCPUアクセスの生起と、
アクセスが書込型アクセスかどうかを記録する。

発明が解決しようとする課題 通常のRCTの問題点は、これが１個又は複数の論理素
子であり、仮想メモリ制御システム内に配置されること
である。この中央化RCTは固定の記憶容量を有し、CPUの
最大仮想アドレス容量にほぼ等しい。例えば、CPUが24
アドレスビットを有する場合、上位８ビットが仮想メモ
リの特定ページを定め、下位16ビットが夫々65536メモ
リ位置からなる256ページに組織された仮想メモリスペ
ースのページのインデックスを表す。従って、RCTは例
えば256メモリ位置を有することが必要とされる（各ペ
ージに対して１つ）。しかし、データ処理システムが物
理メモリの16ページ相当のみを有する場合には、RCTの
不使用容量で表されるシステムコストは著しく高くな
る。多くの近代のCPUはマイクロプロセッサデバイスで
あり、仮想メモリアドレス容量は数百メガバイトのデー
タ以上であり、中央化RCTの所要記憶容量は過大にな
る。CPUの最大仮想メモリアドレス容量よりもRCTの固定
記憶容量が少ない場合でも、RCT容量は所要以上の容量
としてシステムメモリ容量の増加に適合させる要求があ
る。少容量RCTの固定記憶容量は最初の設計容量よりも
システム記憶容量を増加したい時に欠点となり、例えば
別のメモリモジュールをシステムに付加する場合にその
欠点が生ずる。

本発明の目的は可変記憶容量のシステムRCTを提供す
るにある。

本発明の他の目的は、仮想メモリデータ処理システム
の物理メモリスペース全体に物理的に分配されるモジュ
ラRCTを提供することにある。

本発明の別の目的は、仮想メモリデータ処理システム
用のモジュラ分配RCTを提供し、データ処理システムCPU
の最大アドレス容量まで仮想メモリスペースの拡張に直
に適合できるようにすることである。

本発明の他の目的は、仮想メモリデータ処理システム
に取り付け得るメモリモジュールであって、記憶容量が
メモリモジュール内に記憶される仮想メモリデータブロ
ックの数に等い内蔵RCTを有するメモリモジュールを提
供することである。

本発明の別の目的は、仮想メモリデータ処理システム
に結合するメモリキャリアモジュールであって、１個以
上のメモリモジュールを配置し、各モジュールが内蔵RC
Tを有するメモリキャリアモジュールを提供することで
ある。

課題を解決するための手段 上述の目的を達成するための本発明によるモジュラ式
の分配された参照変更テーブルは、メモリ手段内の特定
アドレス位置に対するアクセスの発生とアクセスの形式
を記録する参照変更テーブル記憶デバイスを含み、メモ
リ手段は夫々複数のメモリアドレス位置を有する所定数
ｎのブロックに組織される。メモリ手段はデータ処理シ
ステム母線（バス）に作動可能に結合したメモリモジュ
ール上に配置され、参照変更テーブル記憶デバイスもメ
モリモジュール上に配置され、データ処理システムバス
に作動可能に結合する。

参照変更テーブル記憶デバイスはデータを記憶する手
段であって、少なくともｎに等しい記憶位置を有するデ
ータ記憶手段と、ｎブロックの中でどのブロックがアク
セスされたかを定める判定手段と、判定手段の動作に応
答してデータ記憶手段内の特定記憶位置にデータを記憶
させる手段とを含み、特定記憶位置はアクセスされたブ
ロックの数に対応する。記憶されたデータは少なくとも
ブロックに対するアクセスの生起を示し、アクセスがデ
ータ書込型のアクセスかどうかを示す。参照変更テーブ
ル記憶デバイスは更に、データ処理システムによる第１
の型のアクセスに応答して、データ処理システムバス
に、データ記憶手段内の特定位置の内容を出力して対応
するブロックのアクセスされない条件を示す。

更に本発明の開示するメモリモジュールは、複数の読
出／書込メモリとメモリモジュール上に配置した参照変
更テーブルとを有し、メモリ内のメモリ位置の各ブロッ
クの参照変更状態を示す。更にメモリユニットを開示
し、このユニットは１個以上のメモリモジュールを配置
したメモリキャリアモジュールを含む。本発明によっ
て、参照変更テーブルは仮想メモリシステムの物理メモ
リスペース全部に分配され、各メモリモジュールは夫々
の参照変更テーブルを有し、その記憶容量はメモリモジ
ュールの表す物理メモリのブロックの数に少なくとも等
しい。

実施例 本発明を例示した実施例並びに図面について説明す
る。

第１図にブロック図として示す仮想メモリ処理システ
ム10は、仮想メモリ制御（VMC）14を有する中央処理ユ
ニット（CPU）12を含む。CPU12は仮想メモリ制御（VM
C）14に結合する。CPU12はシステムバス16に結合し、バ
ス16は複数の線群、例えば、双方向データバス信号線群
18、アドレスバス信号線群20、制御信号線群22等を含
む。データバス信号群18はバイト式に組織され、例え
ば、32又は64本の双方向信号線によってCPU12と、第１
のメモリユニット即ちモジュール24、第２のメモリモジ
ュール26、I/O制御28との間を結合する。データバス信
号群18は図示しないエラー検出修正回路（EDAC）の作動
に関する別のビットを有する。EDACは通常はCPU12又はV
MC14内に配置する。更にモジュール24、26、28にアドレ
スバス20、制御バス22を結合する。勿論、システム10は
２個のメモリモジュール24、26以上又は以下のモジュー
ルを備え得る。

本発明の好適な例では、メモリモジュール24、26をメ
モリ制御ユニット（MCU）25を介してメモリバス27を経
てCPU12に結合する。MCU25は好適な例では、メモリタイ
ミング、選択、制御、更新機能を行う。例えばアドレス
バス20をメモリ行（ロー）及び列（カラム）アドレスに
多重化し、ロー及びカラムアドレスストローブ信号を入
力する。

アドレスバス20はVMC14によって出力し、アドレスバ
スの論理状態は、例えば、メモリモジュール24、26の一
方内の物理アドレスを示す。VMC14はCPU12の生ずる仮想
メモリアドレスを物理メモリアドレスに翻訳する。制御
バス22はメモリ及びI/O読み書き信号線と他の信号線、
例えばバスエラー条件、バスアービトレーション状態、
バスタイミング及び同期を示す線、を有する。I/O制御2
8はバス30を経てI/Oデバイス、例えばデータ通信ポート
又は図示の大容量記憶ユニット32例えば回転磁気ディス
ク、磁気テープ等のデータ及び計算機プログラム指令を
記憶する他の記憶デバイスに結合する。I/O制御28は更
に直接メモリアクセス（DMA）回路34を有し、データを
大容量記憶ユニット32とメモリモジュール24、26の何れ
か内のメモリ位置間で直接に移送する。大容量記憶ユニ
ット32とメモリとの間のデータの動きはI/O型メモリア
クセスであり、CPU12メモリアクセスではない。制御バ
ス22はI/O信号線を有し、メモリアクセスがI/Oアクセス
かどうかを示す。DMA34をCPU12内の位置とすることもで
きる。

本発明によると、メモリモジュール24、26にメモリ参
照変更テーブルモジュール（RCTM）36、38を夫々設け
る。

第2a図は第１図のメモリモジュール24のブロック図を
示す。メモリモジュール24は複数のメモリデバイス40を
有し、図示の例では夫々ダイナミックランダムアクセス
メモリ（DRAM）とする。第2a図に示すメモリモジュール
24は39のDRAMデバイスを有し、夫々約百万ビットの情報
を記憶する。図示の例では39のDRMAデバイス40の中で32
個はプログラム指令またはデータ即ち４個の８ビットバ
イトのプログラム指令又はデータを記憶する。残りの７
個のDRAMデバイスはエラー検出修正ビットを記憶し、DR
AMデバイス40内で生ずる信号ビットエラーを修正する。
この７個のエラー検出修正ビットは随意であり、使用し
ないでもよい。メモリモジュール24は更にコネクタ42を
有し、複数のデジタル信号をバス27からメモリモジュー
ル24に結合する。この信号は動作電力（＋5V、0V）、複
数の多重化アドレス線（A0−A9）、複数のデータ線（D0
−D31;D0−D63）、エラー検出修正データ線（CB0−CB
6）、及び複数のメモリ制御信号線（RAS＊、CAS＊、Ｗ
＊）を含む。メモリモジュール24は更に上述のRCTM36を
有し、後述する通り一部の信号線（A0−A9、RAS＊、CAS
＊、Ｗ＊、RRCT＊、TRCT＊、I/O、UPPER）に結合する。

メモリモジュール24は更にサブストレートを有し、そ
れは例えば既知の印刷回路板でよく、複数のメモリデバ
イスをはんだ付によって又は他の方法で結合し、RCTM36
と電源フィルタキャパシタ44等の部品を含む。この場
合、RCTM36は後述する通り、共に結合された複数の別個
の論理デバイスを備える。好適な例では、RCTM36は単一
型集積回路デバイス、例えばゲートアレーとし、複数の
デバイスよりは低電力消費であり、面積が小さい。

本発明によるモジュラRCTMはシステムバスに結合した
独立メモリモジュールでの使用に限定されない。例えば
凡てのシステム部品を取付けた一体の基板とする場合も
ある。そのようなシステムでは１個以上のメモリユニッ
トを基板に取り付け、データプロセッサ、システムバ
ス、VMC等の部品も取付ける。各メモリユニットは１個
のメモリRCTMに組み合わせる。このような一体システム
では、RCTMがメモリユニットに物理的に近接させる必要
はなく、離間させることもできる。しかし、RCTMを所要
の信号線に結合し、メモリユニット例えば４メガバイト
のユニットの参照変更状態を記録させる。

第2a図に示すメモリモジュールは４メガバイトのデー
タ又は１メガワード以上を記憶可能であり各ワードは32
ビットのデータを有する。２個のこのようなモジュール
を平行に共働して64ビットのデータを有するワードを記
憶させ、また、４個のモジュールを用いると128ビット
のデータを記憶できる。

第2b、2c図に示す既知のDRAMはデータ入力信号線及び
データ出力信号線と複数のアドレス線A0−A9を有する。
DRAM40はRAS＊、CAS＊、R/W＊信号制御線を含む。最小
の入力信号ピンと小型パッケージ寸法で大型データ記憶
デバイスを得るために、このDRAMはアドレス線を多重と
し、デバイスの動作のある時期に、アドレス線はRAS＊
の制御下でローアドレス線であり、サイクルの他の時期
に、CAS＊の制御下でカラムアドレス線である。第2b図
に示すデバイスは10本のアドレス信号ピンを有し、合計
20のアドレス入力を有し、デバイスは合計1048567ビッ
トの記憶位置を有することとなる。勿論、他のDRAMは、
例えば64k又は256kビットのデバイスのように10個以上
又は以下のアドレス入力を有し、他のデバイスは２ビッ
ト以上のデータを記憶し、例えば、同時に４ビットのデ
ータを出入させるデバイスとすることもできる。

第2c図に示す上述のDRAMの通常のアドレスモードは、
RAS＊が、RAM内で、線A0−A9に生ずるローアドレス線を
ラッチするようにアサートされる。RAS＊のアサートの
後に、アドレス線A0−A9の状態を所要のカラムアドレス
に切換え、CAS＊が決定する。CAS＊のアサートは、特定
のローとカラムのデータのビットを、R/N＊の状態に応
じて、デバイス内に記憶し又はデバイスから読み出す。

第３図を第4a、4b図と組み合わせて参照すると、第2a
図のRCTM36のブロック図と、RCTMの動作を示すタイミン
グ図を示す。図示の通り、RCTM36は第１のメモリデバイ
ス46と第２のメモリデバイス48を有する。本実施例で
は、メモリデバイス46、48は夫々2048ビットのデータの
記憶容量を有する。各メモリデバイス46、48の2048ビッ
トの記憶容量は物理メモリの2048ブロック即ちページフ
レームに相当する。即ち2048ページフレームは夫々512
の32ビットワードのデータを有する。メモリデバイス46
は、CPU12によるメモリモジュール24上のメモリデバイ
ス40に対するアクセスが相当するビットを論理１状態に
設定するように構成される。メモリデバイス48は、メモ
リモジュール上のメモリデバイスに対する書込みアクセ
スが相当するビットを論理１状態に設定するように構成
される。即ち、メモリデバイス46はデータの特定ページ
に対する参照の生起を記録し、メモリデバイス48は特定
のデータのページの書込又は変更の生起を更に記録す
る。

この機能を行うために、メモリデバイス46、48は11個
のアドレス入力（A0−A10）を有する。A1−A10は10ビッ
トラッチ50の出力に結合し、このラッチはアドレスバス
20からのA0−A9アドレスビットの状態をラッチする。こ
のラッチ機能はメモリローアドレスストローブ（RAS
＊）の立ち下がり（降下線）によって行われる。RAS＊
の降下縁はローアドレスを第2a図のメモリデバイス40に
ストローブする時に生ずる。RAS＊はナンドゲート52を
経てラッチ50のクロック入力に供給される。ナンドゲー
ト52への第２の入力は定常高信号のUPPER＊であり、そ
の動作は後述する。メモリデバイス46、48に対する第11
アドレス入力は、A9アドレス信号であり、RAS＊の降下
縁後に与えられ、メモリ40のアドレスサイクルのカラム
アドレスストローブ（CAS＊）部分の間に与えられる。
かくして、メモリデバイス46、48に対する11個のアドレ
ス入力に生ずるアドレスは、モジュールに取付けた物理
メモリの2048ページの１ページを画成し、アドレス入力
はメモリデバイス46、48内の回路としたアドレスデコー
ド装置によってデコードされる。

上述のメモリモジュールは好適な例で第６図に示し、
1048567データワードを有し、各ワードが32ビットのデ
ータを有し、メモリモジュールの記憶容量は四百万バイ
ト以上のデータとなる。他の好適な例では、メモリモジ
ュールはこのデータ記憶位置以上又は以下とすることが
できる。更にデータのページフレームが512データワー
ド以外、例えば256又は1024データワードである場合は
メモリデバイス46、48の記憶容量は前述とは異なる。図
示の実施例はダイナミックランダムアクセスメモリを使
用し、このメモリはRAS＊、CAS＊のタイミング信号を必
要とする。しかし、他の好適な例では、メモリデバイス
40をスタチック型メモリデバイスとし、RAS＊、CAS＊の
タイミング信号を必要としない。一般的に任意の型のメ
モリデバイス、バブルメモリ等をメモリモジュール24、
26上に使用できる。

メモリデバイス46の書込入力（Ｗ＊）に結合されたア
ンドゲート56は入力としてCAS＊メモリタイミング信号
と読出参照変更テーブル（RRCT＊）信号とを有し、その
動作は後述する。メモリサイクルのCAS＊部分の完了の
時に、メモリデバイス46のデータ入力（DI）に生ずる論
理状態は、アドレス線A0−A10の状態によってアドレス
された位置に記憶される。メモリデバイス46のDI入力は
フリップフロップ（FF）60の出力に結合され、FF60は読
出参照変更テーブル（RRCT＊）信号を有しクロック入力
に結合される。通常のメモリアクセスの間RRCT＊は論理
１であり、DINを通常は論理１にする。論理１はメモリ
デバイス46のCPU12によってアドレスされたページフレ
ームに相当する位置に記憶される。論理１信号の記憶
は、CPU12による特定のページフレームに対する参照を
示す。

メモリデバイス48は同様にアドレス信号とFF60の出力
に結合し、更にＷ＊に結合されたアンドゲート58を有
し、アンドゲート58は入力としてメモリ書込（Ｗ＊）タ
イミング信号とRRCT＊タイミング信号とを有する。Ｗ＊
タイミング信号の状態は、CPU12のメモリモジュール24
のメモリ40に対する書込アクセスを示す。Ｗ＊のアサー
トは論理１をメモリデバイス48のアドレス入力A0−A10
によってアドレスされたメモリ位置に記憶する。これは
物理メモリの対応ページフレームの変更を示す。CPU12
の読出アクセス間はＷ＊信号線はアサートされない。メ
モリデバイス46内の対応ビットのみが設定される。CPU1
2の物理メモリの特定ページに対する書込アクセスの間
のみ、デバイス46、48において参照変更ビットがそれぞ
れにセットされる。

メモリデバイス46、48は夫々チップ選択入力（CS＊）
を有し、メモリデバイス内にデータの読出及び書込を行
うためには論理低状態であることを必要とする。メモリ
デバイス46、48のCS＊信号はナンドゲート62を経て、通
常論理零状態のアクチブ低信号I/O＊と、アクチブ高バ
ンク選択（BANK SEL）信号に結合する。CPU12がメモリ
40にアクセスする間、メモリデバイス46、48はI/O＊が
アサートされること、即ち、高によってアクセスに対し
てイネーブルとなり、BANK SELがアサートされるとナ
ンドゲート62の出力を駆動して低とし、かくして両メモ
リデバイス46、48を選択する。

第７図に示す通り、32ビットデータバスの場合に、32
ビットローカルアドレスバスはバンク選択アドレスとし
て10個のMSBビットを有する。64ビットのデータバスシ
ステムはバンク選択アドレスとして９個のMSBアドレス
バスビットを有する。32データビットシステムはワード
当り４バイトのデータを有し、64データビットシステム
はワード当り８バイトのデータを有する。バイト選択の
ために、２−３個のLSBアドレスビットをデコードす
る。このバンクとバイト選択のデコードはMCU25内のア
ドレスデコード装置によって行う。

I/O＊信号は、例えばI/O制御装置28がメモリ40内にデ
ータを出入する時等のようなI/O型のメモリ40のアクセ
ス間にメモリデバイス46、48が同様するのを防ぐ。

利用性を高めるためには、メモリデバイス46、48内に
記憶された情報を少なくとも、物理メモリを制御するCP
U12を行うソフトウエアルーチン等の物理メモリ制御装
置によって読出可能とし且つ修正可能とする。好適な例
で、例えば、所定時間間隔の後にメモリデバイス46を検
査し、CPU12がどのページをアクセスし、どのページを
アクセスしなかったかを判定する。所定時間間隔後に、
データのあるページをCPU12がアクセスしない場合は、
物理メモリ内のこのページのデータの継続保持は不必要
であり得る。ある場合には、参照されないページのデー
タをメモリから除去して、代りにCPU12が現在要求する
データを記憶させることが望ましい。またこの時、この
ページのデータがCPU12によってメモリ書込サイクルの
間に変更されたかどうかを確認するのが望ましい。物理
メモリから除去すべきデータのページが変更されていれ
ば、変更データを大容量記憶デバイス32に記憶させるこ
とが望ましい。このページのデータが変更されていなけ
れば参照されてもされなくてもこのデータの再記憶は通
常は不必要である。即ち、現在データを大容量記憶装置
32に最初に記憶させずに新データをそのページ内の現在
データの上に書込む。このページのコピーは通常は大容
量記憶デバイス32内にある。

これらの機能を行うために、RCTM36を作動してメモリ
デバイス46、48の各ビットを選択的にリセツトして論理
零状態とする。これは、リセット参照変更テーブル（RR
CT＊）信号を、メモリデバイス46、48内のページの所要
アドレスと関連してアサートすることにより達成され
る。第３、4b図に示す通り、RRCT＊が低又はアサートさ
れた時は、各メモリデバイス46、48へのデータ入力（DI
N）はFF60を経て論理零状態である。RRCT＊のアサート
はアンドゲート56、58を経てメモリデバイス46、48の書
込入力に結合し、アドレスメモリ位置に論理零を書込む
ようにさせる。アドレス入力A0−A9は最初に上述の通り
にセットされ、信号UPPER＊のアサートによってアドレ
スビットはラッチ50にラッチされる。メモリデバイス4
6、48内のビットのリセットは、新しいデータブロック
が物理メモリ内に記憶された時に行われる。

参照変更テーブルデータを読出すためにRCTM＊にテス
ト参照変更テーブル（TRCT＊）信号を与える。アドレス
入力A0−A10によって定められ、メモリデバイス46、48
から読出されたデータは、バッファ64に供給され、バッ
ファは入力として参照信号Ｒ及び変更信号Ｃを有し、メ
モリデバイス46、48それぞれのデータ出力（DO）出力か
ら供給される。TRCT＊信号はORゲート66を経てバッファ
64の出力能動（イネーブル）（OE＊）入力に供給され、
バッファ64はＲ、Ｃの論理状態をデータバスの最上位ビ
ット（MSB）と最上位の次のビット（MSB−１）に結合す
る。かくしてCPU12は能動化してメモリデバイス46、48
内のアドレス位置を読み、物理メモリの対応ページの参
照変更状態を判定する。好適な例では、RETM36に対する
TRCT＊とRRCT＊とによって定められたアクセスは、参照
変更ビットをメモリデバイス46、48内に記憶するのを防
げるメモリ型アクセスではない。

上述によって明らかにされた通り、本発明の使用は仮
想メモリデータ処理システムに多くの利点がある。例え
ば、参照変更テーブルは中央化されず、また、CPU12、V
MC14の付近とする必要がない。RCTはデータ処理システ
ム10の物理メモリスペースの全体を通じて分布する。か
くして、別のメモリモジュールをシステムに取付可能で
あり、各メモリモジュールは内部モジュラRCTMを有し、
夫々のメモリモジュールに作用する参照及び変更を記録
する。データ処理システムは特定のRCTMの記憶容量を超
えることなく物理メモリ容量を拡張可能である。更に、
仮想メモリデータ処理システム10は、単一の参照変更テ
ーブルを有し、システムの実際物理メモリ容量を遥かに
超える所定記憶容量を有するようにしたため、過大コス
トや複雑さは生じない。

総括して、仮想メモリデータ処理システム10は多用性
の拡張可能の参照変更テーブルを設け、それが物理メモ
リ容量をシステムに取付けるときに拡張され、システム
のコストの減少を行い、システムのメモリの拡張を直に
行え得る。この容易なメモリ拡張は、システムの最初の
設置の後に物理メモリ容量を増加できるシステムでは特
に有用である。換言すれば、システム参照変更テーブル
は別の追加のメモリモジュール設置に際して自動的に拡
張される。

第５図に示す本発明によるメモリキャリアモジュール
（MCM）70は印刷回路板等の基板を有し、複数のメモリ
モジュール（MM）72−78を面71上に配置する。MM72−78
のそれぞれは第2a図のメモリモジュール24と同様な構造
とする。即ち、MM72−78の各々は一体の参照変更テーブ
ルモジュール（RCTM）80−86を有する。各RCTM80−86は
第３図のRCTM36と同様な構造とする。図示の４個以上又
は以下のMMを備えることもでき、最大設置可能数以下な
らばいつでも設置できる。MCM70はメモリキャリアモジ
ュールコントロール（MCM CONTROL）88等の論理装置を
設け、メモリバス27とのインターフェースとして動作さ
せる。動作に際してMCM CONTROL88はアドレスバスと制
御バスをデコードしてCPU12又はI/O制御装置28による読
出又は書込アクセスのために特定のMM72−78を選択す
る。MCM CONTROL88は作動してA0−A9の多重化されたロ
ー及びカラムアドレス信号、RAS＊、CAS＊信号、及びRC
TM80−86に関連する論理信号、例えばRRCT＊、TRCT＊、
UPPER信号を生ずる。MCM CONTROLは既知のDRAM制御装
置型のデバイス及びその他の回路、例えばアドレスデコ
ーダ、及びロー及びカラムアドレスの多重化装置を備え
る。これらのMCM制御機能は第１図のMCU25によっても単
独で又はMCM CONTROL88と組み合わせて行うことができ
る。

MM72−78の１個のみを作動させるためには、MCM CON
TROL88は設置したMMの数に等しいCAS＊出力の数を有
し、CAS＊出力の１つのみを所与のCPU12又はI/Oアクセ
スに対してアサートする。同様にMCM CONTROL88は複数
のRRCT＊、TRCT＊出力があり、各個にRCTM80−86を作動
させる。

かくして、MCM CONTROL88は共通MM信号群90を発生
し、この信号群は、論理信号、例えばA0−A9、UPPER、R
AS＊を含み、それらは共通に各MMに供給される。更にMC
M CONTROL88はMM72−76に結合した複数のMM特定信号群
92−96を発生する。各特定信号群は選択したMMのみを動
作させる信号であり、例えば、CAS＊、Ｗ＊、RRCT＊、I
/O、TRCT＊である。

第５図のMCM70では、MCM70の全記憶容量を設置したMM
の数に応じて４−16メガバイトのデータに変化させる。
従って、全体のCRTMの記憶容量は、設置したMCM70のメ
モリ容量を表す物理ページフレームの全数に対応して20
48−8192の２ビットワードのデータの間にで変化する。

本発明を32ビットデータワードのシステムの実施例に
ついて説明した。本発明のRCTMは32ビットのシステムに
限定しない。各メモリモジュール72−78は例えば16メモ
リデバイスと、16ビットデータバスに結合される対応し
た少ない数のエラー検出修正メモリデバイスと備える。
場合によって、64や128ビットの拡張したデータバスを
使用する。64ビットのシステムは第８図に示す。RCTM入
力信号の一部を発生する論理回路は第９図に概略的に示
す。

例えば、この拡張したシステムで、データバスはMCM7
0へ結合したデータ信号線D00−D63を有する。32ビット
のMM72、74は64ビットのデータワードの1/2を夫々記憶
する。例えば下部32ビットはMM72に記憶され、上部32ビ
ットはMM74に記憶される。このシステムではMCM CONTR
OL88はCPUアクセスの形式に応じてMM72、74の一方又は
双方を選択するバンク用の別の回路を有する。64ビット
の長いワードのアクセスはMM72、74の両方を選択するこ
ととなり、32ビットのワードアクセスはMM72、74の一方
のみを選択する。バンク選択は選択したMM上のメモリデ
バイスを作動させるだけでなく、関連のRCTMも作動させ
る。本発明によって、デコーダの高オーダーのアドレス
信号線はMM特定信号、例えば、ENABLE＊の状態を変更す
る。例えばI/O＊信号線を第３図に示すようにBANK SEL
信号に組合せる。かくして本発明によるモジュラRCTMは
各種のデータワード幅及び／又は深さを有する多数の異
なる型のデータ処理システムに容易に使用できる。

本発明を好適な実施例について説明した。本発明は各
種の変型が可能である。例えばRCTMは２個の別のメモリ
デバイス46、48を有する例を示したが、アドレス位置当
り２個以上のビットの記憶容量を有する１個のメモリデ
バイスとすることもできる。実施例は例示であって発明
を限定するものではない。

【図面の簡単な説明】

第１図はモジュラ参照変更テーブルを複数のメモリモジ
ュール上に分配した仮想メモリデータ処理システムのブ
ロック図である。 第2a図は本発明による内蔵RCTを有する第１図の１つの
メモリモジュールのブロック図である。 第2b図はメモリ40の１つを示すブロック図である。 第2c図は第2b図のメモリ40のRAS＊、CAS＊の動作を示す
タイミング図である。 第３図は第2a図のRCTを実施する回路の一実施例の図で
ある。 第4a、4b図は第３図の回路の動作を示すタイミング図で
ある。 第５図は夫々内蔵型の参照変更テーブルを有し共通メモ
リキャリアモジュール上に配置された第2b図の複数のメ
モリモジュールを示すブロック図である。 第６図は32データビットメモリモジュールと信号線の一
部を示すブロック図である。 第７図は32ビットデータワードと64ビットデータワード
のアドレスビットの割り当てを示す図である。 第８図は第７図のメモリモジュール２個を64データビッ
トデータ処理システムに使用したブロック図である。 第９図は第８図の64ビットシステムを実施するための回
路の一実施例の図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キン・リン・チュウン アメリカ合衆国マサチューセッツ州 01845，ノース・アンドーバー，フォレ スト・ストリート 716 (56)参考文献 特開 昭62−172451（ＪＰ，Ａ) 特開 昭60−254257（ＪＰ，Ａ) 特開 昭60−134361（ＪＰ，Ａ) 特開 昭55−34338（ＪＰ，Ａ) 特開 昭58−150195（ＪＰ，Ａ) 特開 昭50−54251（ＪＰ，Ａ) 特開 昭53−68926（ＪＰ，Ａ) 米国特許4680700（ＵＳ，Ａ) 米国特許4410941（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】仮想メモリデータ処理システムであって、 少なくとも第１タイプのデータアクセス及び第２タイプ
   のデータアクセスに対する物理アドレス及び動作指定子
   を転送するシステムバス手段（16）であって、 前記第１タイプのデータアクセスは、前記システムバス
   手段を通じて行われる入出力関連アクセスに関連し、該
   入出力関連アクセスの間に、前記物理アドレスとデータ
   アクセス指定子を含む前記動作指定子とが前記システム
   バス手段を通じて提供され、 前記第２タイプのデータアクセスは、前記システムバス
   手段を通じて行われる非入出力関連アクセスに関連し、
   該非入出力関連アクセスの間に、前記システムバス手段
   に結合された物理アドレス源（12）は、仮想アドレスを
   物理アドレスに変換し、該物理アドレスとデータアクセ
   ス指定子を含む前記動作指定子とが前記システムバス手
   段を通じて提供される、 システムバス手段と、 前記システムバス手段に接続され、データワードを記憶
   し、前記データワードの１つを指定する前記物理アドレ
   スの１つと、前記システムバス手段を通じて受信したデ
   ータアクセス指定子の１つとに応答して、前記物理アド
   レスにより指定された前記データワードに、前記データ
   アクセス指定子により指定された前記データアクセスを
   行うメモリ手段（24、25、26、27）であって、該メモリ
   手段は、前記データワードを含む複数のブロックに編成
   され、且つ該メモリ手段は、分配された参照変更テーブ
   ル手段（36）を含むものであり、前記参照変更テーブル
   手段は前記ブロックの各々に対応するレコードを含み且
   つ前記物理アドレス及び前記データアクセス指定子に応
   答するものであり、前記参照変更テーブル手段は、前記
   第１タイプのデータアクセスに対してではなく前記第２
   タイプのデータアクセスに対して、前記データワードを
   含む前記ブロックに対応する前記レコードをセットして
   前記ブロック内のデータワードへのアクセスの発生を示
   すものである、メモリ手段と を備える仮想メモリデータ処理システム。
2. 【請求項２】請求項１に記載の仮想メモリデータ処理シ
   ステムであって、 前記データアクセス指定子は、記憶されたデータの修正
   を指定するデータ修正動作指定子を含み、 前記参照変更テーブル手段は更に、データアクセスが前
   記第１タイプのデータアクセスではなく前記第２タイプ
   のデータアクセスであるときに、前記物理アドレスと前
   記データ修正動作指定子の１つとに応答して、前記物理
   アドレスによって指定された前記データワードを含む前
   記ブロックに対応するレコードをセットし、そのブロッ
   ク内のデータワードへのデータ修正動作の発生を示すも
   のである、 仮想メモリデータ処理システム。
3. 【請求項３】請求項１に記載の仮想メモリデータ処理シ
   ステムであって、 前記物理アドレス源により供給される前記動作指定子は
   リセット参照変更テーブル動作指定子を更に含み、 前記参照変更テーブル手段は、前記物理アドレスと前記
   リセット参照変更テーブル動作指定子とに更に応答し
   て、前記物理アドレスによって指定されたデータワード
   を含むブロックに対応するレコードをリセットするもの
   である、 仮想メモリデータ処理システム。
4. 【請求項４】請求項１に記載の仮想メモリデータ処理シ
   ステムであって、 前記システムバス手段は１以上のデータ線を更に含み、 前記物理アドレス源の供給した動作指定子はテスト参照
   変更テーブル動作指定子を更に含み、 前記参照変更テーブル手段は前記物理アドレスと前記テ
   スト参照変更テーブル動作指定子とに更に応答して、前
   記物理アドレスによって指定されたデータワードを含む
   ブロックに対応するレコードの内容をデータ線に出力す
   るものである、 仮想メモリデータ処理システム。
5. 【請求項５】請求項１に記載の仮想メモリデータ処理シ
   ステムであって、 前記メモリ手段は、内部アドレスと内部制御信号とに応
   答する記憶手段（26）と、メモリ制御手段（25）とを含
   み、前記メモリ制御手段は、前記システムバス手段と参
   照変更テーブル手段と記憶手段との間に結合され、前記
   メモリ制御手段は、物理アドレスに応答して、前記物理
   アドレスをブロック及び該ブロック内のワードを指定す
   る対応する内部アドレスに変換し、且つデータアクセス
   指定子に応答して、メモリアクセスを指定するメモリア
   クセス内部制御信号を活性化させるものであり、前記参
   照変更テーブル手段は、前記ブロックを指定する前記内
   部アドレスを搬送する内部アドレス線によって前記メモ
   リ制御手段に結合した第１の参照変更テーブル記憶デバ
   イス（46）を含み、該第１の参照変更テーブル記憶デバ
   イスは、前記内部アドレスにおいて指定されたブロック
   にレコードを記憶するように働き、更にデータ入力及び
   データ書込信号入力を含み、 前記参照変更テーブル手段は、前記データ入力に結合さ
   れ、前記ブロックに対するメモリアクセスを示す前記参
   照変更テーブル手段における前記レコードに対する値を
   供給する値供給手段（60）を含み、 前記参照変更テーブル手段は、前記メモリ制御手段と書
   込信号入力との間に結合され、メモリアクセス内部制御
   信号に応答して書込信号入力に書込信号を供給する第１
   の書込信号供給手段（56）を含み、 前記参照変更テーブル手段は、所与のブロックを指定す
   る内部アドレスとメモリアクセス内部制御信号とに応答
   して動作し、アクセスされたデータワードを含むブロッ
   クに対応する前記第１の参照変更テーブル記憶デバイス
   におけるレコードにメモリアクセスを示す値を記憶する
   ものである、 仮想メモリデータ処理システム。
6. 【請求項６】請求項５に記載の仮想メモリデータ処理シ
   ステムであって、 前記データアクセス指定子は、記憶されたデータの修正
   を指定するデータ修正動作指定子を含み、 前記メモリ制御手段は更にデータ修正動作指定子に応答
   して、メモリ書込動作を指定するメモリ書込内部制御信
   号を活性化させるものであり、 前記参照変更テーブル手段は更に、ブロックを指定する
   前記内部アドレスを搬送する内部アドレス線によって前
   記メモリ制御手段に結合した第２の参照変更テーブル記
   憶デバイス（48）を含み、前記第２の参照変更テーブル
   記憶デバイスは、前記内部アドレス線上のアドレスによ
   って指定された前記記憶デバイス内の位置でのデータ修
   正の発生を示すレコードを記憶するように働き、更に前
   記値供給手段に結合したデータ入力とデータ書込信号入
   力とを含み、 前記参照変更テーブル手段は、前記メモリ制御手段と前
   記第２の参照変更テーブル記憶デバイスの前記書込信号
   入力との間に結合し、前記メモリ書込内部制御信号に応
   答して前記書込信号入力に書込信号を供給する第２の書
   込信号供給手段（58）を含み、 前記参照変更テーブル手段は、所与のブロックを指定す
   る前記内部アドレスと前記メモリ書込内部制御信号とに
   応答して、修正されるデータワードを含むブロックに対
   応する前記第２の参照変更テーブル記憶デバイスにおけ
   るレコードにデータ修正を示す値を記録するものであ
   る、 仮想メモリデータ処理システム。
7. 【請求項７】請求項６に記載の仮想メモリデータ処理シ
   ステムであって、 前記参照変更テーブル手段は更に、前記内部アドレス線
   上のアドレスに応答するために前記第１及び第２の参照
   変更テーブル記憶デバイスのそれぞれをイネーブルにさ
   せるイネーブル信号を受信するイネーブル入力を含み、 前記参照変更テーブル手段は更に、前記メモリ制御手段
   と前記イネーブル入力との間に結合した手段（62）であ
   って、アドレス源が前記第１タイプのデータアクセスに
   関係していたことを示す信号に応答して、前記第１及び
   第２の参照変更テーブル記憶デバイスをディスエーブル
   とする手段（62）を含み、 これによって、前記参照変更テーブル手段は、前記第１
   タイプのデータアクセスによるデータへのアクセス及び
   データの修正の発生を示さないものである、 仮想メモリデータ処理システム。
8. 【請求項８】請求項５に記載の仮想メモリデータ処理シ
   ステムであって、 前記物理アドレス源により発生された動作指定子は更に
   リセット参照変更テーブル動作指定子を含み、 前記メモリ制御手段は更に、リセット参照変更テーブル
   動作指定子に応答して、リセット参照変更テーブル内部
   制御信号を発生するものであり、 前記参照変更テーブル手段は更に、前記メモリ制御手段
   と前記書込信号入力との間に結合したリセット参照変更
   テーブル信号提供手段（56）を含み、該リセット参照変
   更テーブル信号提供手段は、前記リセット参照変更テー
   ブル内部制御信号に応答して書込信号を前記書込信号入
   力に供給するものであり、前記値供給手段は更に、前記
   リセット参照変更テーブル内部制御信号に応答して、メ
   モリアクセスのないことを示す値を供給するものであ
   り、 前記参照変更テーブル手段は、所与のブロックを指定す
   る前記内部アドレスと前記リセット参照変更テーブル内
   部制御信号とに応答して動作し、前記物理アドレスによ
   り指定されたデータワードを含むブロックに対応する前
   記第１の参照変更テーブル記憶デバイスにおけるレコー
   ドに、メモリアクセスのないことを示す値を記憶するも
   のである、 仮想メモリデータ処理システム。
9. 【請求項９】請求項５に記載の仮想メモリデータ処理シ
   ステムであって、 前記システムバス手段はデータ線を更に含み、 前記物理アドレス源により発生された動作指定子は更に
   テスト参照変更テーブル動作指定子を含み、 前記メモリ制御手段は更に、前記データ線に結合され且
   つ前記リセット参照変更テーブル動作指定子に応答して
   テスト参照変更テーブル内部制御信号を発生する内部デ
   ータ線を含み、 前記参照変更テーブル手段は更に、ブロックを指定する
   前記内部アドレスに応答して前記ブロックに対応するレ
   コードの値を出力するデータ出力を含み、 前記参照変更テーブル手段は、前記データ出力と前記内
   部データ線との間に結合され且つ前記テスト参照変更テ
   ーブル内部制御信号に応答して内部データ線への前記レ
   コードの値の出力を可能にするレコード出力手段（64、
   66）を更に含み、 前記参照変更テーブル手段は、所与のブロックを指定す
   る前記内部アドレスと前記テスト参照変更テーブル内部
   制御信号とに応答して動作し、該ブロックに対応するレ
   コードの値を内部データ線に出力するものである、 仮想メモリデータ処理システム。