JPH02143348A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １４立１ 本発明は情報処理装置に関し、特に情報処理装置のバッ
ファ記憶に関する。

従来技術 近年、はとんどの情報処理装置にはバッファ記憶が採用
されており、このバッファ記憶の記憶容量は増加の傾向
にある。

また、情報処理装置の論理部においては専用のＬＳＩが
採用されるなど高ｔ＆積化および高性能化が進んでおり
、一方、メモリ部においてはバッファ記憶の命令および
オペランド格納用のメモリやマイクロプログラム格納用
のメモリにｉ販されている高性能のＳ　ＲＡ　Ｍ　（５
ｔａｔｉｃ　ｒａｎｄｏｉ　ａｃｃｅｓｓ　ｈａｅｌｏ
ｒｙ　）が採用されることが多い。

この置版されている高性能のＳ　ＲＡ　Ｍの１ワード当
りのピッｌ−数は１または４が主流であるのに対して、
バッファ記憶の命令およびオペランドを格納するデータ
メモリの構成は主記憶の処理能力や命令処理部の処理能
力などによって決定されている。

このような従来の情報処理装置では、バッファ記憶のデ
ータメモリに置版されている高性能のＳＲＡ、　Ｍが採
用されたときには、Ｓ　ＲＡ　Ｍのビット構成が規格化
されているためにＳＲＡＭの一部しか使用できず、全ワ
ードが使用されないことがあるという欠点がある。

また、バッファ記憶の記憶容置が増加することによりバ
ッファ記憶の故障確率が高くなるが、バッファ記憶のデ
ータメモリが故障したときには、故障したデータメモリ
が情報処理装置がら切離されるため、命令実行性能が大
ｒｔＪに低下するという欠点がある。

魚ニレとｌ的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、データメモリの故１璋時における命令実
行性能の区ドを防止することができ、直販されている高
性能のＳ　Ｒ，Ａ　Ｍの全ワードを有効に使用すること
ができる情報処ＩＩＪｌ装置の提供を目的゛とする。

発明の構成 本発明によるＭ報処理装置は、主記憶アドレスの一部を
示すアドレス情報を格納するアドレス格納手段と、複数
の領域からなり、前記複数の領域のうち一つに前記アド
レス格納手段に格納された前記アドレス情報により指定
される主記憶装置のデータが前記アドレス格納手段ノ＼
のアクセスアドレスに対応して格納される記憶手段と、
マイクロ命令により設定され、前記複数の領域を特定す
る特定情報を保持する保持′ｆ−段とを有し、前記ｆ呆
持手段に保持された前記特定＋ｉ￥報によって特定され
る領域に前記主記憶装置のデータを格納するようにした
ことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示ずブ１′３ンク図
であり、第２図は従来のバ・ソファ記憶の構成を示すブ
ロック図である。これらの図において、タグメモリ４お
よびデータメモリ５のコンパートメント数は通常２まな
は４であるが、説明の都合上ｌとする。また、タグメモ
リ１１の大きさは２５６ワードで、データメモリ５の大
きさは５１２ワードであるので、アドレス範囲は夫々０
〜２５５．０〜５１１とする。

まず、第２図を参照して従来技術について説明する。

命令処理部（図示せず）か１記・障（図示せず）からデ
ータ、ずなわち命令またはオペランドを読出す場合には
、命令処理部から信号線１０１を介して主記憶アドレス
が供給さｔＬ、この主記憶アドレスがアドレスレジスタ
１に格納される。

アドレスレジスタ１の出力は２つに分割され、主記憶ア
ドレスの上位部は信号！！１０３を介して検出回路６に
出力され、主記憶アドレスの下位部は信号ａ１０４を介
してタグメモリ４およびデータメモリ５に供給される。

本実施例において、タグメモリ４内の１ワードには主記
憶アドレスの上位部と、データメモリ５内の・１ワード
のデータが有効であることを示す有効ビットとが含まれ
ており、データメモリ５内の１ワードには主記憶内のデ
ータの写しが格納されている。

タグメモリ４からは信号線１０４を介して供給されたア
ドレスによって指定されるワード内に！〉る主記憶アド
レスの１位部か信号線１０８を介して検出回路６に出力
されるとともに、同ｌユワード内の有効ピッｌ〜が（ｆ
ｓ号線１０９を介して検出回路６に出力される。

検出回路６では信号線１０３を介してアドレス１／ジス
タ１から送られてきた主記憶アドレスめ上位部と、信号
線１０８を介してタグメモリ４がら送られてきた主記憶
アドレスの上位部とが比較される。

この比較によって一致が検出され、かつ信号線１０９を
介してタグメモリ４がら送られてきた有効ビットが有効
であることを示すときには、信号線１１２を介して検出
回路６から所定値が出力される。

また、この比較によって不一致が検出されたとき、ある
いは信号線１０９を介してタグメモリ４から送られてき
た有効ビットが無効であることを示すときには、信号線
１１２を介して検出回路６がら所定値以外の値が出力さ
れる。

検出回路６から所定値が出力されたときには、データメ
モリ５からは信号線１０４を介して供給されたアドレス
によって指定されるワード内にあるデータが信号線１１
１を介して命令処理部に送出される。

また、検出口ｆＲ１６から所定値以外の値が出力された
ときには、主記憶に対して読出し要求が出力され、この
読出し要求に応答して主記憶から読出されたデータが命
令処理部に送出されるとともに、主記憶からのデータが
信号！１１０を介してデータメモリ５の信号線１０４を
介して供給さｈたアドレスによって指定されるワードに
書込まれる。このとき、この主記憶からのデータに対応
する主記憶アドレスの上位部と有効ビットとが信号線１
０３．１０７を介してタグメモリ４に入力され、信号線
１０４を介して供給されたアドレスによって指定される
ワードに書込まれる。

すなわち、命令処理部から主記憶に対して読出し要求が
出力された場合、バッファ記憶内に有効なデータが存在
するときにはデータメモリ５からデータが読出されて命
令処理部に送られ、バッファ記憶内に有効なデータが存
在しないときには主記憶からデータが読出されて命令処
理部に送られる。

一般に、命令処理部からバッファ記憶に対するアクセス
時１？ｉｌは主記憶に対するアクセス時間と比べて非常
に短いので、バッファ記憶に格納される有効なデータが
多い程、命令処理部で処理される命令の実行時間が短縮
されることになる。

次に、命令処理部から主記憶にデータ、すなわちオペラ
ンドを書込む場合には、命令処理部から信号線１０１を
介して主記憶アドレスが供給され、この主記憶アドレス
がアドレスレジスタ１に格納される。

アドレスレジスタ１に格納された主記憶アドレスの上位
部は、を記・障からデータを読出す場合と同様に、検出
回路６でタグメモリ４から読出された主記憶アドレスの
上位部と比較される。

この比較によって一致が検出され、かつタグメモリ４か
ら送られてきた有効ピッ）・が有効であることを示すと
きには、信号ｆｉ１１２を介して検出回路６から所定値
が出力される。

また、この比較によって不一致が検出されたとき、ある
いはタグメモリ４から送られてきた有効ピッｌ〜が無効
であることを示すときには、信号線１１２を介して検出
回路６から所定値以外の値が出力される。

検出同高６から所定値が出力されたときには、命令処理
部から送られてきた書込みデータか（２号線１１０を介
してデータメモリ５に入力され、信号線１０４を介して
供給されたアドレスによって指定されるワードに書込ま
れる。このとき、この命令処理部からの書込みデータに
対応する主記憶アドレスの上位部と有効ビットとが信号
線１０３．１０７を介してタグメモリ４に入力され、信
号線１０４を介して供給されたアドレスによって指定さ
れるワードに書込まれる。この書込みデータは主記憶に
も書込まれる。

また、検出回路６から所定値以外の値が出力されたとき
には、命令処理部からの書込みデータはデータメモリ５
に書込まれず、主記憶のみに書込よれる。したがって、
この書込みデータに対応する主記憶アドレスの上位部お
よび有効ビットはタグメモリ４に書込まれない。

次に、第１図を参照して本発明の一実施例について説明
する。

本発明の一実施例によるバッファ記憶はアドレスレジス
タ２とアドレス発生回路３とを設け、データメモリ５へ
のアクセスアドレスをアドレス発生回路３から供給する
ようにした以外は、第２図に示す従来のバッファ記憶の
構成と同様の構成となっており、同じ構成部品には同一
符号を（＝ｔ　してある。また、その組成部品の動作も
同様である。

上述のように、従来のバッファ記憶の動作については詳
述したので、本発明の〜・実施例のバッファ記憶につい
ては従来のバッファ記憶との差分について説明する。こ
こで、アドレスレジスタ２のピッｌ−数は１とする。

アドレス発生量ｉ？８３には信号線１０４を介してアド
レスレジスタ１からの上記・１、Ｑアドレスの下位部と
、信号線１０５を介してアドレスレジスタ２がらのマイ
クロ命令によって設定された値とが供給されており、ア
ドレス発生回路３はこれらの値によりデータメモリ５へ
のアクセスアドレスを生成し、このアクセスアドレスを
信号線１０６を介してデータメモリ５に供給する。すな
わち、アドレス発生回路３はアドレスレジスタ２の値を
最上位ビットとし、他のビットがアドレスレジスタ１か
らの主記憶アドレスの下位部からなるアクセスアドレス
を生成して送出する。

情報処理装置の初期設定時に、信号！ｊ１１０２を介し
てマイクロ命令によりアドレスレジスタ２には”　ｏ　
”が設定される。この場合、アドレス発生回路３からデ
ータメモリ５へのアクセスアドレスの最上位ビットが“
Ｏ”となるので、データメモリ５の下部、ずなわちデー
タメモリ５においてはアドレスＯ〜２５５のワードが使
用される。

情報処理装置の運用時にデータメモリ５の故障が検出さ
れると、すなわち使用中のデータメモリ５のアドレス０
〜２５５のワードに故障が検出されると、信号線１０２
を介してマイクロ命令によってアドレスレジスタ２に°
“１″が設定される。

アドレスレジスタ２に“１°°が設定された場合には、
アドレス発生回路３で生成されるアクセスアドレスの最
上位ピッｌ−が“１′°となるので、データメモリ５の
上部、すなわちデータメモリ５においてはアドレス２５
６〜５１１のワードが使用される。

したがって、データメモリ５に故障が検出されてもバッ
ファ記憶を情報処理装置から切離す必要がなくなる。

このように、マイクロ命令によって設定され、データメ
モリ５の使用領域を特定する値をアドレスレジスタ２に
保持しておき、アドレス発生回路３でアドレスレジスタ
１に格納された主記憶アドレスの下位部とアドレスレジ
スタ２のＷｉとによりデータメモリ５へのアクセスアド
レスを生成するようにすることによって、バッファ記憶
のデータメモリとして旦産されている高性能のＳＲＡＭ
を採用した場合に、データメモリが故障したときでもバ
ッファ記憶を情報処理装置から切離す必要がなくなるの
で、命令実行性能を低下させることなく情報処理装置を
運用することができる。

この場合、ＳＲＡＭの故障した部分をＳＲＡＭの正常な
部分に切替えて使用するので、量販されている晶性能の
Ｓ　ＲＡ　Ｍの全ワードを有効に使用することができる
。

尚、本発明の一実施例ではタグメモリ４に格納された主
記憶アドレスによって指定される全データの２倍のデー
タ址を有するＳＲＡＭをデータメモリ５として使用した
が一アドレスレジスタ２に設定する値を２ビツトとする
ことにより４倍のデータ班を有するＳ　ＲＡ　Ｍを使用
することも可能となり、これに限定されない。

ｉ乳点文ｌ 以」二説明したように本発明による情報処理装置によれ
ば、マイクロ命令により設定された特定情報によって記
憶手段を構成する複数の領域のうち一つを特定し、該領
域に主記憶装置のデータを格納するようにすることによ
って、データメモリの故障時における命令実行性能の低
下を防止することができ、量販されている高性能のＳＲ
ＡＭの全ワードを有効に使用することができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示ずプロ・ンク図、
第２図は従来ρ１の構成を示すブロック図である。 主要部分の符号の説明 １．２・・・・・・アドレスレジスタ ３・・・・・・アドレス発生回路 ４・・・・・・タグメモリ ５・・・・・・データメモリ ６・・・・・・検出回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶アドレスの一部を示すアドレス情報を格納
   するアドレス格納手段と、複数の領域からなり、前記複
   数の領域のうち一つに前記アドレス格納手段に格納され
   た前記アドレス情報により指定される主記憶装置のデー
   タが前記アドレス格納手段へのアクセスアドレスに対応
   して格納される記憶手段と、マイクロ命令により設定さ
   れ、前記複数の領域を特定する特定情報を保持する保持
   手段とを有し、前記保持手段に保持された前記特定情報
   によって特定される領域に前記主記憶装置のデータを格
   納するようにしたことを特徴とする情報処理装置。