JPS59121455A - プレフイクシング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の技術分野〕 本発明は複数のプロセ、す間でメモリ装置を共有してな
るマルチプロセッサシステムにおける効果的で実用性の
高いプレフィクシング方式〔発明の技術的背景〕 計算機システムにあっては、メモリ装置の特定領域を、
割込み処理に関する情報の格納領域。 マイクロプログラムの作業領域、そして浮動小数点レジ
スタ領域等として、そのプロセッサが固定的に使用する
領域として定めることが多い。 この領域は通常固定領域と称され、メモリ装置の０番地
からＩＫ〜２にバイト程度確保される。 そして、この固定領域はプロセッサのマイクロプログラ
ムやオイレーディングシステム等の所謂核７°Ｔ：Ｘグ
ラムに対してのみ用いられ、他のプログラムからのアク
セスは禁止される。 ところで、複数のプロセッサを備えて構成されるマルチ
プロセッサシステムにあっては、各プロセッサ毎に固定
領域を持たせることが必要である。この為、第１図に示
すように複数のプロセνすＰＩ＋ｐＨ〜Ｐｎ間で１つの
メモリ装置Ｍを共有してなるシステムにあっては、例え
ば第２図に示すようにメモリ装置Ｍのアドレス空間をθ
番地より所定のアドレス領域毎に順にプロセｙ　？　Ｐ
　！　　ｔ　Ｐ　２〜Ｐｎの固定領域としてＩＩＩ当て
ることが行われている。っまシ固定領域の大きさをＩＫ
バイトとしたとき、プロセ、すＰｌに対しては０番地か
らＩＫバイトを、またグロセ、すＰ、に対してはＩＫ番
地からＩＫバイトを、と云うように固定領域を割当てて
いる。ところが、このようにして各プロセッサＰ　１　
＋　Ｐ　２〜Ｐｎに対して固定領域を割当てた場合、固
定領域が各プロセッサ毎に異なる為に、それぞれ異りた
核プログ２ムを準備することが必要となると云う不具合
があった。 そこで従来では、例えば第３図に示すようにプロセッサ
が生成するアドレスデータの上位ｍビットのデータをゼ
μ検出回路Ｉに導びき、該データがＯであるか否かによ
り核プログラムか否かを判定し、核プログラムである場
合には処理回路２，３を介して上記アドレスデータの一
部を変更してアドレス領域をシフトし、これによってメ
モリ装置Ｍの前述した如く割当てられた固定領域を第４
図（、）〜（ｄ）にそれぞれシフトしてアクセスするこ
とが行われている。これはプレフィクシング方式と称さ
れるもので、これによシ各プロセッサＰ１１Ｐ、〜Ｐｎ
間で共通した核プログラムを用いることが可能となる。 尚、プロセッサが生成するアドレスデータのビット長を
に、固定領域の大きさを２′バイトとすると、上記上位
ｍビットとの間には ｍ＝　ｋ−１ なる関係がある。そして、上位ｍビットがＯである場合
、すなわち核プログラムが固定領域へアクセスする場合
には、例えばプロセッサＰ１におっては上記上位ｍビッ
ト中の下位２ビツトを（００）に、またプロセッサＰ２
にあっては（０１）に、更にプロセッサＰ３にあっては
（１０）に、そしてプロセッサＰ４にあっては（１１）
にそれぞれデータ変更することにょシ第４図（−）〜（
ｄ）に示されたＩＫバイトずつシフトされた固定領域を
同じ核プログラムによって、それぞれアクセスすること
が可能となる。尚、上述したようにアドレスデータを変
更する回路２．３の構成は、当該業者には明らかである
ので、ここでは説明しない。 〔背景技術の問題点〕 ところが、このようなグレフイクシング方式によれば、
各プロセッサＰ１＋Ｐ！〜Ｐｎにおける核プログラムを
共通化して、統一化されたアドレスデータによシ、各プ
ロセッサＰ１＋Ｐｌ〜Ｐｎ毎に割当てられた固定領域を
それぞれ蝕立にアクセスできると云う利点がある反面、
例えばプロセッサＰ２１Ｃ割当てられた固定領域がプロ
セッサＰｌに対しては固定領域として作用しない為、プ
ロセッサＰ１によってプロセッサＰ。 の固定領域がアクセスされてしまうと云う不具合がある
。しかもこれによって、他のプロセッサに割当てられた
固定領域のデータが書換えられてしまうと云う虞れがあ
る。これを回避する為には、メモリ装置Ｍの固定領域と
して用いられるアドレス領域の全てを核グロダラム以外
のプログラムを以ってアクセスできないようにすること
が必要となる。しかし、このようなアクセス禁止条件を
つけると、例えばプロセ、すＰｌでは、０番地からＩＫ
、ぐイト、および４に番地以上しか用いることができな
くなシ、使用可能なアドレス領域が不連続化して非常に
取扱いが不便となる。しかも、システムに参加するプロ
セッサの数が変ったとき、これによって使用可能なアド
レス領域が変るので、システム構成が変る都度プログラ
ムを変更する必要が生じた。 またこの使用可能なアドレス領域の変化を見込んでプロ
グラムを設計した場合、限られた容量のメモリ装置を有
効に利用できず、使用されないアドレス領域が多く生じ
て無駄が増えると云う不具合があった。 〔発明の目的〕 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、各プロセッサに割当てられた固
定領域をそれぞれ保護すると共に、プロセッサの台数に
係らず各プロセッサが使用可能なアドレス領域を連続的
に設定することのできるマルチプロセッサシステムにお
ける実用性の高いプレフィクシング方式を提供すること
にある。 〔発明の概要〕 本発明はメモリ装置を共有するプロセッサのそれぞれに
所定のデータがセットされるレジスタを設け、ゾロセ、
すが生成したアドレスデータの上位ｍビットのデータが
零であるとき、該ビットのデータを前記レジスタにセッ
トされたデータにて置換えて前記メモリ装置に対する出
力アドレスデータとし、また上記上位ｍビットのデータ
が零でないときには上記アドレスデータをそのままメモ
リ装置に対する出力アドレスデータとするもので、１つ
のプロセッサのレジスタにはＯをセットシ、他のプロセ
ッサのレジスタには、それぞれ前記メモリ装置の実装最
大アドレス側の領域よシ順に上位ｍビットのデータが０
で示されるアドレス領域を割当てるアドレスシフトデー
タをそれぞれセットするようにしたものである。 〔発明の効果〕 従って本発明によれば、各プロセッサにおけるメモリ装
置に対する固定領域をそれぞれ別個に設定した上で、各
プロセッサの使用可能なアドレス領域をそれぞれ連続的
に定めることができる。しかも各プロセッサ間で、他の
プロセ。 すに割当てられた固定領域を誤ってアクセスする虞れも
ない。そして限られた容量のメモリ装置を無駄なく有効
に使用することが可能となり、ゾロセ、す台数の増減に
対しても十分に対処し得る等の実用上絶大なる効果が奏
せられる。またメモリ装置における固定領域を任意に設
定できる等の融通性に富み、メモリ装置の故障に対して
も対処できる等の効果が奏せられる。 〔発明の実施例〕 以下、図面を参照して本発明の実施例につき説明する。 メモリ装置を共有してなる複数のプロセッサには、それ
ぞれ例えば第５図に示す如き処理回路が設けられる。第
５図において１１はプロセッサが生成する２０ビツトの
アドレスデータである。尚、ここでは各プロセッサにＩ
Ｋバイトの固定領域が準備されるものとする。しかして
プロセッサには上記固定領域の開始番地を示す上位１０
ビツトのデータがセットされるレジスタ１２が設けられ
る。このレジスタ１２にセットされるデータは、各プロ
セッサ毎に相互に異なるもので、後述するようにこれに
よってメモリ装置Ｍにおける各プロセ、すにそれぞれ割
当てられた固定領域が重ならないようになっている。 しかして、上記アドレスデータのうち、下位１０ビツト
のデータが取シ得るアドレスの大きさは、丁度ＩＫバイ
トに相当し、そのＩＫバイトのアドレス領域の開始アド
レスが上位１０ビツトのデータによって示されることに
なる。このようなデータ構造を有する上記アドレスデー
タ１１の上位１０ビツトはゼロ検出回路１３に導ひかれ
、そのビットデータの全てが０であるか否かが検出され
ている。このゼロ検出回路１３は、例えばノア（ＮＯＲ
）回路によって実現され、全ビットデータが全てＯのと
き「１」なるレベルのゼロ検出信号を出力し、また少な
くとも１つのビットが０でない場合には上記ゼロ検出信
号を発生しないものとなっている。マルチプレクサ１４
は、このゼロ検出信号を入力したときに前記アドレスデ
ータ１１の上位１０ビツトのデータに代えて前記レジス
タ１２にセットされたデータを選択し、このデータと前
記下位１０ビ、トのデータとにより新たに構成されるデ
ータを前記メモリ装置Ｍに対する出力アドレスデータと
している。またマルチプレクサ１４は、前記ゼロ検出信
号が得られないとき、前記上位１０ビツトのデータをそ
のまま選択し、これを下位１０ビツトのデータと共に、
メモリ装置Ｍに対する出力アドレスデータとしている。 つまシ、プロセッサが生成したアドレスデータの上位１
０ビツトが０であシ、その核プログラム上の固定領域（
０番地からＩＫバイト）を示すものであるときには、レ
ジスタ１２にセットされたデータにて上位１０ビツトの
データを置換え、これによってメモリ装置Ｍ上に割当て
られた固定領域が示されるようになっている。また前記
アドレスデータ１１の上位１０ビツトが０でなく、核プ
ログラム以外のプログラムによってアクセスされるもの
であるときには、そのアドレスデータ１ノはそのまま出
力されることになる。 しかして今、メモリ装置Ｍを共有するプロセッサの数が
４台であるとき、例えばプロセ、すＰｌのレジスタ１２
には

〔０〕なるデータがセットされ、プロセッサＰ２　
　ｒ　Ｐ３　＋　Ｐ４の各レジスタ１２にはＣｘｏ２ａ
）、Ｃｘｏｚ２）、［１０２１）なるデータがそれぞれ
セットされる。これによって〜各プ０セッサＰ１　　ｒ
　ｐ、　　ｌ　ｐｓ　　ｌ　ｐ４の核プログラム上での
固定領域がそれぞれＯ番地からＩＫバイトの範囲で定め
られているとき、該核プログラムでの固定領域アドレス
の上位１０ビツトが０であることから、前記レジスター
２にセットされたデータによってメモリ装置Ｍに対する
アドレスが第６図（−）〜（ｄ）にそれぞれ示すように
シフトされることになる。 即ち、プロセッサＰ１に対しては、核プログラム上の固
定領域のアドレスに対応してメモリ装置ＭのＯ番地から
ＩＫバイトまでがその固定領域として割当てられるが、
プロセッサＰ２については、その固定領域が１０２３に
番地よシＩＫバイトが割当てられる。同様にしてゾロセ
ラ） すＰ３に対しては１０２２に番地からＩＫバイトが、ま
たプロセ、すＰ４については１０２１に番地からＩＫバ
イトがそれぞれ固定領域として割崩てられることになる
。つまシ、１つのプロセッサを除いて、他のプロセッサ
にはメモリ装置Ｍの実装最大アドレス側の領域から順に
ｉの固定領域が割当てられ、プロセッサ間で共通な核グ
ロダラムを用いて、各プロセッサにそれぞれ対応した固
定領域を各別にアクセスすることが可能となる。 またこのようにすれば、各プロセッサは、核プログラム
のある０番地からＩＫバイトを含めて、１０２１に番地
からの固定領域部分を除いてそのアドレス空間を連続的
に定めることができる。しかも、各プロセッサの自由な
アドレスアクセスによって、他のプロセッサの固定領域
をアクセスすることがないので、固定領域のデータを誤
って書直してしまう等の不具合を招くことがない。しか
もメモリ装置Ｍのアドレス空間を、その最初と最後の領
域から順に固定領域として割当てるので、アドレス空間
を有効に利用できる。その上、プロセッサの台数が増減
した場合、これに応じて固定領域の割当てをレジスタ１
２にセットされるデータの変更によって簡易に変えるこ
とができるので、同様にして各プロセッサの使用可能な
アドレス空間を連続的に定め、且つメモリ装置Ｍの限ら
れた容量の無駄を招くことがない。故に、従来方式の問
題を生じることのない効果的なプレフイクシングを行い
得る。 ところで、前述したように各プロセッサが使用可能なア
ドレス空間を連続的に定めることができるが、アドレス
データが次第に太きくなるとメモリ装置の後側から順に
割当てられた固定領域に入り込む虞れがちる。このよう
な不具合を回避する為には、例えば第５図に示されるよ
うに、レジスタ１５に使用可能な最大アドレスデータを
セットしておき、このデータと前記上位１０ビツトのデ
ータとをＡＬＵ　１６にて比較するようにすればよい。 そして、アドレスデータが固定領域に入シ込むような場
合には、ｋＬＵ１６の比較出力によってダート回路１７
を閉じ、メモリ装置Ｍに与えるリード・ライト・エネー
ブル信号Ｒ／Ｗの発生を阻止するようにすればよい。 尚、このレジスタ１５にセットされるデータも、プロセ
ッサの台数等によって変更されることは云うまでもない
。 このような制御手段を併用することによシ、前述したプ
レフィクシング方式が更に有効に活かされることになる
。 ところで、このような不正アドレスの検出は、前記ＡＬ
Ｕ　１６を用いた簡単な加算処理によっても行い得る。 即ち、メモリ装置Ｍの最後部に割当てられた固定領域の
数は、プロセッサの数から１を引いたものに等しい。従
って、プロセッサが生成したアドレスデータ１１の上位
１０ビ、トのデータに上記プロセッサの台数から１を引
いた数を加え、その値がメモリ装置Ｍの最大容量を越え
なければ、上記固定領域をアクセスすることがないと云
える。従って、この処理を行い、キャリー信号の発生の
有無によってゲート回路１７を制御しても同様な効果が
期待できる。しかもこの処理をビット数の少ない簡易な
加算処理によって実現できると云う効果が奏せられる。 またこのような処理においてキャリー信号を得る条件は
、プロセッサが４台の場合上位８ビツトのデータが全て
「１」で、その次の２ビ。 トの値とレジスタ１５の値とを加算してキャリー信号を
得る条件と等しい。従って、この場合には、例えば第７
図に示すように、「１」検出回路１８の出力とＡＬＵ　
１６の出力とをアンド回路１９にて論理処理するように
すればよく、その回路構成を更に簡易化することが可能
となる。 以上説明したように本発明に係るグレフイクシング方式
によれば、メモリ装置を共有するプロセッサの数に拘ら
ず、各プロセッサの固定領域を核プログラムを共通化し
た上でそれぞれ割当て、しかも各プロセッサの使用可能
なアドレス空間を連続的に設定することができる。また
固定領域が他のプロセ、すによって破壊されると云うよ
うな不具合も招くことがない。更にはプロセッサの台数
の増減や、メモリ装置におけるメモリ領域の故障につい
ても、レジスタ１２゜１５にセットするデータの変更に
よって十分対処し得る等の効果が奏せられ、その実用的
利点は非常に絶大である。 尚、本発明は上記実施例に限定されるものではない。例
えば各プロセッサに割当てられる固定領域の大きさに応
じて、置換処理する上位ｍピットを定めればよい。また
プロセッサの数やメモリ装置の容量等も仕様に応じて定
めればよいことは勿論のことである。更には不正アドレ
スの検出法も特に限定されない。要するに本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。

【図面の簡単な説明】

第１図はマルチプロセッサシステムの概略構成図、第２
図は共有メモリ装置におけるアドレス空間を示す図、第
３図は従来のプレフイクシング方式における処理回路の
構成図、第４図（、）〜（ｄ）は従来のプレフィクシン
グ作用を示す図、第５、図は本発明の一実施例に係るプ
レフイクシング方式の処理回路構成図、第６図（、）〜
（ｄ）は本：？ｂ； 発明のプレフィクシング作用を示す図、第７図は不正ア
ドレス検出処理回路図である。 １１・・・アドレスデータ、１２・・・レジスタ、１３
・・・ゼロ検出回路、１４・・・マルチプレクサ、１５
・・・レジスタ、１６・・・ＡＬＵ、２７・・・アンド
（ダート回路）、１８・・・「１」検出回路。

Claims (1)

【特許請求の範囲】
1. メモリ装置を共有した複数のプロセッサのそれぞれに所
   定のデータがセットされるｍビット長のレジスタと、該
   プロセッサが生成するアドレスデータの上位ｍビットの
   データを判定して該上位ｍビットデータが０であるとき
   にゼロ検出信号を出力するゼロ検出回路と、上記ゼロ検
   出信号を得たとき前記アドレスデータの上位ｍビットの
   データを前記レジスタにセットされたデータと置換えて
   前記メモリ装置に対する出力アドレスデータとすると共
   に、前記ゼロ検出信号が無いときには前記アドレスデー
   タをそのまま前記メモリ装置に対する出力アドレスデー
   タとする手段とを設け、１つのプロセッサのレジスタに
   はデータＯをセットすると共に、他のプロセッサのレジ
   スタには、上位ｍビットが０で示されるアドレス領域を
   前記メモリ装置の実装最大アドレス側の領域よシ順に割
   当てるアドレスシフトデータをそれぞれセットしてなる
   ことを特徴とするプレフィクシング方式。