JPS61166668A - 多重プロセツサ制御方式 - Google Patents
多重プロセツサ制御方式Info
- Publication number
- JPS61166668A JPS61166668A JP60008073A JP807385A JPS61166668A JP S61166668 A JPS61166668 A JP S61166668A JP 60008073 A JP60008073 A JP 60008073A JP 807385 A JP807385 A JP 807385A JP S61166668 A JPS61166668 A JP S61166668A
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- JP
- Japan
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- processor
- write
- writing
- memory
- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
- Storage Device Security (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一バスを使用する多重プロセッサ・システ
ムにおいて、通常は複数のプロセッサから共通メモリ又
はレジスタにライト(WRITE)でき、必要なタイミ
ング時に他方からのライト動作を禁止できるようにした
多重プロセッサ制御方式に関するものである。
ムにおいて、通常は複数のプロセッサから共通メモリ又
はレジスタにライト(WRITE)でき、必要なタイミ
ング時に他方からのライト動作を禁止できるようにした
多重プロセッサ制御方式に関するものである。
複数のプロセッサがメモリを共用する場合、他方のプロ
セッサによるメモリの書込みを一時的に禁止したい場合
がある。メモリの書込みを禁止する手段として記憶保護
コードによるものが知られているが、記憶保護コードに
よる方法は比較的に複雑であるという欠点を有している
。
セッサによるメモリの書込みを一時的に禁止したい場合
がある。メモリの書込みを禁止する手段として記憶保護
コードによるものが知られているが、記憶保護コードに
よる方法は比較的に複雑であるという欠点を有している
。
本発明は、上記の考察に基づくものであって、他方のプ
ロセッサによる共用メモリ又はレジスタの書込みを簡単
な機構により一時的に禁止できるようにした多重プロセ
ッサ制御方式を提供することを目的としている。
ロセッサによる共用メモリ又はレジスタの書込みを簡単
な機構により一時的に禁止できるようにした多重プロセ
ッサ制御方式を提供することを目的としている。
そしてそのため本発明の多重プロセッサ制御方式は、複
数のプロセッサと、該複数のプロセッサによって共用さ
れる記憶手段と、複数のプロセッサのそれぞれに対応し
て設けられた書込許可フラグと、上記複数のプロセッサ
に対して上記記憶手段をアクセス出来る時間帯を定める
手段と、プロセッサからのリード/ライト信号と対応す
る書込み許可フラグとの論理演算出力を当該プロセッサ
に割当てられた時間帯において上記記憶手段の書込み制
御端子に供給する手段とを具備することを特徴とするも
のである。
数のプロセッサと、該複数のプロセッサによって共用さ
れる記憶手段と、複数のプロセッサのそれぞれに対応し
て設けられた書込許可フラグと、上記複数のプロセッサ
に対して上記記憶手段をアクセス出来る時間帯を定める
手段と、プロセッサからのリード/ライト信号と対応す
る書込み許可フラグとの論理演算出力を当該プロセッサ
に割当てられた時間帯において上記記憶手段の書込み制
御端子に供給する手段とを具備することを特徴とするも
のである。
以下、本発明を図面を参照しつつ説明する。第1図は本
発明の1実施例のブロック図である。第1図において、
1−Aと1−Bはマイクロプロセッサ、2はメモリ及び
レジスタ、3−Aと3−Bはバス、4と5はマルチプレ
クサ、6は時分割バス、7−Aと7−Bはリード/ライ
ト信号線、8はマルチプレクサ、9−Aと9−Bはフリ
ップ・フロップ、10はNAND回路をそれぞれ示して
いる。
発明の1実施例のブロック図である。第1図において、
1−Aと1−Bはマイクロプロセッサ、2はメモリ及び
レジスタ、3−Aと3−Bはバス、4と5はマルチプレ
クサ、6は時分割バス、7−Aと7−Bはリード/ライ
ト信号線、8はマルチプレクサ、9−Aと9−Bはフリ
ップ・フロップ、10はNAND回路をそれぞれ示して
いる。
マルチプレクサ4は第1時間帯(i=1.3゜5・・・
)ではバス3−Aのデータを時分割バス6上に出力し、
第i+1時間帯ではバス3−Bのデータを時分割バス6
上に出力する。マルチプレクサ5は、第1時間帯ではり
一ド/ライト信号線7−Aの信号を出力し、第i+1時
間帯ではり一ド/ライト信号線7−Bの信号を出力する
。同様に、マルチプレクサ8は、第1時間帯ではフリッ
プ・フロップ9−Aの内容を出力し、第i+1時間帯で
はフリップ・フロップ9−Bの内容を出力する。
)ではバス3−Aのデータを時分割バス6上に出力し、
第i+1時間帯ではバス3−Bのデータを時分割バス6
上に出力する。マルチプレクサ5は、第1時間帯ではり
一ド/ライト信号線7−Aの信号を出力し、第i+1時
間帯ではり一ド/ライト信号線7−Bの信号を出力する
。同様に、マルチプレクサ8は、第1時間帯ではフリッ
プ・フロップ9−Aの内容を出力し、第i+1時間帯で
はフリップ・フロップ9−Bの内容を出力する。
NAND回路10は、マルチプレクサ5.8の出力を入
力とし、その出力はメモリ及びレジスタ2の*WRIT
E端子に入力される。* WRITE端子に入力された
信号が論理「0」であるときには、メモリ及びレジスタ
2へのデータの書込みが可能である。
力とし、その出力はメモリ及びレジスタ2の*WRIT
E端子に入力される。* WRITE端子に入力された
信号が論理「0」であるときには、メモリ及びレジスタ
2へのデータの書込みが可能である。
i2[1:1 [1aoXa#IoO(’l=G;J[
ta ?、=i +lの図である。第2図(alは
通常時の動作を示すものであって、通常時ではフリップ
・フロップ9−A及び9−Bの値が共に論理「l」であ
る。マイクロプロセッサ1−A及び1−Bがメモリ及び
レジスタ2の書込み要求を出力すると、第1時間帯では
フリップ・フロップ9−Aの出力がマルチプレクサ8か
ら出力され、マルチプレクサ5からはマイクロプロセッ
サl−Aからのり−ド/ライト信号が出力され、* W
RITE端子には論理rOJが入力され、マイクロプロ
セッサ1−Aによるメモリ及びレジスタ2へのデータの
書込みが行われ、第i+1時間帯ではフリップ・フロッ
プ9−Bの出力がマルチプレクサ8から出力され、マル
チプレクサ5からはマイクロプロセッサ1−Bからのリ
ード/ライト信号が出力され、* WRITE端子には
論理「0」が入力され、マイクロプロセッサ1−Bによ
るメモリ及びレジスタ2へのデータの書込みが行われる
。
ta ?、=i +lの図である。第2図(alは
通常時の動作を示すものであって、通常時ではフリップ
・フロップ9−A及び9−Bの値が共に論理「l」であ
る。マイクロプロセッサ1−A及び1−Bがメモリ及び
レジスタ2の書込み要求を出力すると、第1時間帯では
フリップ・フロップ9−Aの出力がマルチプレクサ8か
ら出力され、マルチプレクサ5からはマイクロプロセッ
サl−Aからのり−ド/ライト信号が出力され、* W
RITE端子には論理rOJが入力され、マイクロプロ
セッサ1−Aによるメモリ及びレジスタ2へのデータの
書込みが行われ、第i+1時間帯ではフリップ・フロッ
プ9−Bの出力がマルチプレクサ8から出力され、マル
チプレクサ5からはマイクロプロセッサ1−Bからのリ
ード/ライト信号が出力され、* WRITE端子には
論理「0」が入力され、マイクロプロセッサ1−Bによ
るメモリ及びレジスタ2へのデータの書込みが行われる
。
第2図(b)はマイクロプロセッサ1−Aからのメモリ
及びレジスタ2への書込みは許可され、マイクロプロセ
ッサ1−Bからのメモリ及びレジスタ2への書込みが禁
止されている状態を示している。
及びレジスタ2への書込みは許可され、マイクロプロセ
ッサ1−Bからのメモリ及びレジスタ2への書込みが禁
止されている状態を示している。
この場合はフリップ・フロップ9−Aの値は論理「1」
であるが、フリップ・フロップ9−Bの値は論理rOJ
である。第1時間帯では*WRITE端子には論理「O
」が入力されるので、マイクロプロセッサ1−Aによる
書込みは可能であるが、第i+1時間帯では車11RI
TE端子には論理「1」が入力されるので、マイクロプ
ロセッサ1−Bによる書込みは禁止される。
であるが、フリップ・フロップ9−Bの値は論理rOJ
である。第1時間帯では*WRITE端子には論理「O
」が入力されるので、マイクロプロセッサ1−Aによる
書込みは可能であるが、第i+1時間帯では車11RI
TE端子には論理「1」が入力されるので、マイクロプ
ロセッサ1−Bによる書込みは禁止される。
第2図(C)はマイクロプロセッサ1−Aからのメモリ
及びレジスタ2への書込みは禁止され、マイクロプロセ
ッサ1−Bからのメモリ及びレジスタ2への書込みが許
可されている状態を示している。
及びレジスタ2への書込みは禁止され、マイクロプロセ
ッサ1−Bからのメモリ及びレジスタ2への書込みが許
可されている状態を示している。
この場合はフリップ・フロップ9−Aの値は論理「0」
であり、フリップ・フロップ9−Bの値は論理「1」で
ある。第1時間帯では*WRITE端子には論理「1」
が入力されるので、マイクロプロセッサ1−Aによる書
込みは禁止されるが、第i+1時間帯では峠RITE端
子には論理rOJが入力されるので、マイクロプロセッ
サ1−Bによる書込みは許可される。フリップ・フロッ
プ1−A及び1−8の内容は任意の値に書き替えること
が出来る。
であり、フリップ・フロップ9−Bの値は論理「1」で
ある。第1時間帯では*WRITE端子には論理「1」
が入力されるので、マイクロプロセッサ1−Aによる書
込みは禁止されるが、第i+1時間帯では峠RITE端
子には論理rOJが入力されるので、マイクロプロセッ
サ1−Bによる書込みは許可される。フリップ・フロッ
プ1−A及び1−8の内容は任意の値に書き替えること
が出来る。
以上の説明から明らかなように、本発明によれば、成る
処理時間だけ他方のプロセッサによるメモリ又はレジス
タの書込みを禁止し、複数プロセッサ間のメモリ保護を
行うことができる。例えば2回アクセスしなれければ1
つのオペレーションを行えないようなLSIを使用する
場合、このLSIの動作時に他方のプロセッサからの書
込みアクセスを禁止することにより上記LSIの動作を
保証することが出来る。この動作保護は多重化プロセッ
サの同一時分割バス制御に不可欠な機能である。また、
ファームウェア・ローデング時における他方への通知フ
ラグとしても利用することが出来、且つローディングの
間のメモリ保護も行えるという利点もある。
処理時間だけ他方のプロセッサによるメモリ又はレジス
タの書込みを禁止し、複数プロセッサ間のメモリ保護を
行うことができる。例えば2回アクセスしなれければ1
つのオペレーションを行えないようなLSIを使用する
場合、このLSIの動作時に他方のプロセッサからの書
込みアクセスを禁止することにより上記LSIの動作を
保証することが出来る。この動作保護は多重化プロセッ
サの同一時分割バス制御に不可欠な機能である。また、
ファームウェア・ローデング時における他方への通知フ
ラグとしても利用することが出来、且つローディングの
間のメモリ保護も行えるという利点もある。
第1図は本発明の1実施例のブロック図、第2図は第1
図の実施例の動作を説明するための図である。 1−Aと1−B・・・マイクロプロセッサ、2・・・メ
モリ及びレジスタ、3−Aと3−B・・・バス、4と5
・・・マルチプレクサ、6・・・時分割バス、7−Aと
7−B・・・リード/ライト信号線、8・・・マルチプ
レクサ、9−Aと9−B・・・フリップ・フロップ、1
0・・・NAND回路。
図の実施例の動作を説明するための図である。 1−Aと1−B・・・マイクロプロセッサ、2・・・メ
モリ及びレジスタ、3−Aと3−B・・・バス、4と5
・・・マルチプレクサ、6・・・時分割バス、7−Aと
7−B・・・リード/ライト信号線、8・・・マルチプ
レクサ、9−Aと9−B・・・フリップ・フロップ、1
0・・・NAND回路。
Claims (1)
- 複数のプロセッサと、該複数のプロセッサによって共用
される記憶手段と、複数のプロセッサのそれぞれに対応
して設けられた書込許可フラグと、上記複数のプロセッ
サに対して上記記憶手段をアクセス出来る時間帯を定め
る手段と、プロセッサからのリード/ライト信号と対応
する書込み許可フラグとの論理演算出力を当該プロセッ
サに割当てられた時間帯において上記記憶手段の書込み
制御端子に供給する手段とを具備することを特徴とする
多重プロセッサ制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60008073A JPS61166668A (ja) | 1985-01-19 | 1985-01-19 | 多重プロセツサ制御方式 |
US06/819,658 US4803618A (en) | 1985-01-19 | 1986-01-17 | Multiprocessor system having common memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60008073A JPS61166668A (ja) | 1985-01-19 | 1985-01-19 | 多重プロセツサ制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61166668A true JPS61166668A (ja) | 1986-07-28 |
JPH0156419B2 JPH0156419B2 (ja) | 1989-11-30 |
Family
ID=11683163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60008073A Granted JPS61166668A (ja) | 1985-01-19 | 1985-01-19 | 多重プロセツサ制御方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4803618A (ja) |
JP (1) | JPS61166668A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4916365A (en) * | 1987-08-31 | 1990-04-10 | Anritsu Corporation | Color CRT displaying correction circuit |
JPH047764A (ja) * | 1990-04-26 | 1992-01-13 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
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---|---|---|---|---|
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US5043911A (en) * | 1989-12-22 | 1991-08-27 | Sundstrand Corporation | Multiplexing A/D converter for a generator control unit |
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US5396606A (en) * | 1991-07-31 | 1995-03-07 | Franklin Electronic Publishers, Incorporated | Address bus switching between sequential and non-sequential ROM searches |
DE4138033A1 (de) * | 1991-11-19 | 1993-05-27 | Univ Magdeburg Tech | Verfahren zur datenuebergabe |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-01-19 JP JP60008073A patent/JPS61166668A/ja active Granted
-
1986
- 1986-01-17 US US06/819,658 patent/US4803618A/en not_active Expired - Lifetime
Cited By (2)
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Also Published As
Publication number | Publication date |
---|---|
JPH0156419B2 (ja) | 1989-11-30 |
US4803618A (en) | 1989-02-07 |
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