JPH04128961A - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
- Publication number
- JPH04128961A JPH04128961A JP2250816A JP25081690A JPH04128961A JP H04128961 A JPH04128961 A JP H04128961A JP 2250816 A JP2250816 A JP 2250816A JP 25081690 A JP25081690 A JP 25081690A JP H04128961 A JPH04128961 A JP H04128961A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processor number
- processors
- main memory
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 abstract description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ構成を有する情報処環システ
ムの制御方式に関し、特にマスタプロセッサの決定を行
なうマルチプロセッサ制御方式に関する。
ムの制御方式に関し、特にマスタプロセッサの決定を行
なうマルチプロセッサ制御方式に関する。
従来のマルチプロセッサ構成を有する情報処理システム
において、マルチプロセッサ構成が一つのマスタプロセ
ッサと複数のスレーブプロセッサとからなるものがある
。このようなシステムにおいてはマスタプロセッサがシ
ステム全体を制御する役割を持つが、そのマスタプロセ
ッサを決定する方式としては一般には特定のプロセッサ
番号を持つプロセッサを予めマスタプロセッサとすると
いう方式がとられていた。
において、マルチプロセッサ構成が一つのマスタプロセ
ッサと複数のスレーブプロセッサとからなるものがある
。このようなシステムにおいてはマスタプロセッサがシ
ステム全体を制御する役割を持つが、そのマスタプロセ
ッサを決定する方式としては一般には特定のプロセッサ
番号を持つプロセッサを予めマスタプロセッサとすると
いう方式がとられていた。
上述した従来のマルチプロセッサ制御方式では、特定の
プロセッサ番号をマスタプロセッサ番号として予め指定
しているので、その特定のプロセッサ番号を有するプロ
セッサが故障等の何らかの原因でシステム構成中に存在
しない場合にはシステムが立ち上がらないという欠点が
ある。しかもシステム構成を決定する際にはマスタプロ
セッサ番号に指定された特定のプロセッサ番号を有する
プロセッサを必らすシステムに入れなければならず、シ
ステム構成が限られてしまうという欠点がある。
プロセッサ番号をマスタプロセッサ番号として予め指定
しているので、その特定のプロセッサ番号を有するプロ
セッサが故障等の何らかの原因でシステム構成中に存在
しない場合にはシステムが立ち上がらないという欠点が
ある。しかもシステム構成を決定する際にはマスタプロ
セッサ番号に指定された特定のプロセッサ番号を有する
プロセッサを必らすシステムに入れなければならず、シ
ステム構成が限られてしまうという欠点がある。
従って本発明の目的は、マスタプロセッサ番号を有する
プロセッサがシステム中に存在しない場合でもシステム
が有効に機能することのできるマルチプロセッサ制御方
式を提供することにある。
プロセッサがシステム中に存在しない場合でもシステム
が有効に機能することのできるマルチプロセッサ制御方
式を提供することにある。
本発明のマルチプロセッサ制御方式においては、各プロ
セッサにプロセッサ番号を示すデータを予め設定し、各
プロセッサのプロセッサ番号を読み出して全てのプロセ
ッサから読み書きの可能なメインメモリ上へプロセッサ
番号を保存し、メインメモリ上のプロセッサ番号を参照
して最小のプロセッサ番号を判別し、それをマスタプロ
セッサ番号と決定する。
セッサにプロセッサ番号を示すデータを予め設定し、各
プロセッサのプロセッサ番号を読み出して全てのプロセ
ッサから読み書きの可能なメインメモリ上へプロセッサ
番号を保存し、メインメモリ上のプロセッサ番号を参照
して最小のプロセッサ番号を判別し、それをマスタプロ
セッサ番号と決定する。
次に、本発明をその実施例について図面を用いて説明す
る。
る。
第１図を参照すると、本実施例のシステムはプロセッサ
ボード４枚上にそれぞれ構成された４つのプロセッサ１
１０，１２０，１３０，１４０と、これらに接続された
システムバス３００と、このバス３００に接続されたメ
インメモリ２００とを含む。４つのプロセッサ１１０，
１２０．１３０，１４０はそれぞれ「Ｏ」、「１」。
ボード４枚上にそれぞれ構成された４つのプロセッサ１
１０，１２０，１３０，１４０と、これらに接続された
システムバス３００と、このバス３００に接続されたメ
インメモリ２００とを含む。４つのプロセッサ１１０，
１２０．１３０，１４０はそれぞれ「Ｏ」、「１」。
ｒ８Ｊ、ｒ１５Ｊの値（プロセッサ番号）が設定された
デイツプスイッチ１１１，１２１，１３１．１４１と、
プロセッサボード上に実装され制御プログラムを内蔵す
るＥＰＲＯＭ１１２，１２２．１３２．１４２とをそれ
ぞれ備えている。
デイツプスイッチ１１１，１２１，１３１．１４１と、
プロセッサボード上に実装され制御プログラムを内蔵す
るＥＰＲＯＭ１１２，１２２．１３２．１４２とをそれ
ぞれ備えている。
第２図および第３図はメインメモリ２００の中の同一の
特定番地の２バイトのメモリ領域２０１の記憶内容を示
したものである。第２図を参照すると、２バイトのメモ
リ２０１の各ビットはプロセッサ番号を表わしている。
特定番地の２バイトのメモリ領域２０１の記憶内容を示
したものである。第２図を参照すると、２バイトのメモ
リ２０１の各ビットはプロセッサ番号を表わしている。
第１５ビツトはプロセッサ番号０のプロセッサが存在す
る時に「１」とな−リ、第１４ビツトはプロセッサ番号
１のプロセッサが存在する時に「１」となる、という組
み合わせで第Ｏビット（プロセッサ番号１５のプロセッ
サが存在する時に「１」となる）まで用いれば合計１６
のプロセッサの存否を記憶することができる。
る時に「１」とな−リ、第１４ビツトはプロセッサ番号
１のプロセッサが存在する時に「１」となる、という組
み合わせで第Ｏビット（プロセッサ番号１５のプロセッ
サが存在する時に「１」となる）まで用いれば合計１６
のプロセッサの存否を記憶することができる。
第３図を参照すると、第１図の実施例のシステムにおい
てメモリ２０１にセットされる値は、第１図のシステム
ではプロセッサ番号「０」、ｒｌＪ、ｒ６Ｊ、ｒ１５Ｊ
の４つのプロセ１．すが存在しているので、第１５ビツ
ト、第１４ビツト、第９ビツト、第Ｏビットが「１」と
なり、その他のビットは「０」となる。
てメモリ２０１にセットされる値は、第１図のシステム
ではプロセッサ番号「０」、ｒｌＪ、ｒ６Ｊ、ｒ１５Ｊ
の４つのプロセ１．すが存在しているので、第１５ビツ
ト、第１４ビツト、第９ビツト、第Ｏビットが「１」と
なり、その他のビットは「０」となる。
第１図の各プロセッサ１１０，１２０，１３０゜１４０
に備えられたＥＰＲＯＭ１１２，１２２゜１３２．１４
２が内蔵する制御プログラムの内部の処理を第４図に示
す。第４図を参照すると、まずデイツプスイッチ１１１
，１２１，１３１，１４１の値を読み出しくステップ４
１）、読み出した値をプロセッサ番号としてメモリ２０
１の対応するビットを“１”としくステップ４２）、メ
モリ２０ｉ内で最も左に“１”がたっているプロセッサ
番号をマスタプロセッサ番号とする（ステップ４３）。
に備えられたＥＰＲＯＭ１１２，１２２゜１３２．１４
２が内蔵する制御プログラムの内部の処理を第４図に示
す。第４図を参照すると、まずデイツプスイッチ１１１
，１２１，１３１，１４１の値を読み出しくステップ４
１）、読み出した値をプロセッサ番号としてメモリ２０
１の対応するビットを“１”としくステップ４２）、メ
モリ２０ｉ内で最も左に“１”がたっているプロセッサ
番号をマスタプロセッサ番号とする（ステップ４３）。
第３図で示せば、第１５ビツトすなわチプロセッサ番号
「０」がマスタプロセッサ番号となり、第１図のマルチ
プロセッサのマスタプロセッサはプロセッサ番号Ｏのプ
ロセッサ１１０であることになる。
「０」がマスタプロセッサ番号となり、第１図のマルチ
プロセッサのマスタプロセッサはプロセッサ番号Ｏのプ
ロセッサ１１０であることになる。
以上説明したように本発明によればマスタプロセッサが
故障した場合でも、次に小さいプロセッサ番号を持つプ
ロセッサをマスタプロセッサとして使うことができ、シ
ステムが立ち上がらないという事態を避けることができ
るという効果がある。またマスタプロセッサ番号をシス
テム内で任意に設定できるので、システム構成の自由度
を増すことができる。
故障した場合でも、次に小さいプロセッサ番号を持つプ
ロセッサをマスタプロセッサとして使うことができ、シ
ステムが立ち上がらないという事態を避けることができ
るという効果がある。またマスタプロセッサ番号をシス
テム内で任意に設定できるので、システム構成の自由度
を増すことができる。
第１図は本発明の実施例の構成を示すブロック図、第２
図は第１図のメインメモリ内の特定メモリ領域の内容を
示す図、第３図は第２図のメモリ領域の使用例を示す図
、第４図は第１図の実施例においてマスタプロセッサ番
号の選択を示す方法の一例の流れ図である。 １１０．１２０，１３０，１４０・・・プロセッサ、１
１１，１２１，１３１，１４１・・・デイツプスイッチ
、１１２，１２２，１３２，１４２・・・ＥＰＲＯＭ１
３００・・・バス、２００・・・メインメモリ、２０１
・・・メインメモリ内の特定領域。
図は第１図のメインメモリ内の特定メモリ領域の内容を
示す図、第３図は第２図のメモリ領域の使用例を示す図
、第４図は第１図の実施例においてマスタプロセッサ番
号の選択を示す方法の一例の流れ図である。 １１０．１２０，１３０，１４０・・・プロセッサ、１
１１，１２１，１３１，１４１・・・デイツプスイッチ
、１１２，１２２，１３２，１４２・・・ＥＰＲＯＭ１
３００・・・バス、２００・・・メインメモリ、２０１
・・・メインメモリ内の特定領域。
Claims (1)
- 【特許請求の範囲】 １、プロセッサ番号を示すデータを予め各プロセッサに
設定し、各プロセッサのプロセッサ番号を読み出し、全
てのプロセッサから読み書き可能なメインメモリ上へ前
記読み出したプロセッサ番号を保存し、前記メインメモ
リ上に保存されたプロセッサ番号の参照を行なって最小
のプロセッサ番号を判別し、判別した最小のプロセッサ
番号をマスタプロセッサ番号と決定することを特徴とす
るマルチプロセッサ制御方式。 ２、前記プロセッサ番号の読み出し、読み出したプロセ
ッサ番号の前記メインメモリ上への保存、前記メインメ
モリに保存されたプロセッサ番号の参照、および前記最
小のプロセッサ番号の判別を各プロセッサに内蔵させた
制御プログラムで行うことを特徴とする請求項１記載の
マルチプロセッサ制御方式。 ３、複数のプロセッサと、前記複数のプロセッサが接続
するバスラインと、前記バスラインに接続し前記複数の
プロセッサからアクセス可能なメインメモリと、プロセ
ッサ番号を示すデータを前記複数のプロセッサの各々に
設定する手段と、前記複数のプロセッサの各々の前記デ
ータを読み出して前記メインメモリ上の前記データに対
応する番地のビットにプロセッサの有無を示す情報を書
き込む手段と、前記番地のビットの情報を参照してプロ
セッサの有を示す情報をもつビットのうち最大または最
小のビットを検出する手段と、前記最大または最小のビ
ットが対応する前記データの示すプロセッサ番号をマス
タプロセッサ番号として指定する手段とを含む情報処理
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250816A JPH04128961A (ja) | 1990-09-20 | 1990-09-20 | マルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250816A JPH04128961A (ja) | 1990-09-20 | 1990-09-20 | マルチプロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04128961A true JPH04128961A (ja) | 1992-04-30 |
Family
ID=17213465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250816A Pending JPH04128961A (ja) | 1990-09-20 | 1990-09-20 | マルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04128961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
| JP2005352677A (ja) * | 2004-06-09 | 2005-12-22 | Sony Corp | マルチプロセッサシステム |
-
1990
- 1990-09-20 JP JP2250816A patent/JPH04128961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
| JP2005352677A (ja) * | 2004-06-09 | 2005-12-22 | Sony Corp | マルチプロセッサシステム |
| JP4525188B2 (ja) * | 2004-06-09 | 2010-08-18 | ソニー株式会社 | マルチプロセッサシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07104842B2 (ja) | 外部記憶装置の割込み制御方式 | |
| EP0098172A2 (en) | Register control processing system | |
| US3982231A (en) | Prefixing in a multiprocessing system | |
| JPH01124031A (ja) | マイクロ・コンピュータ | |
| JPH04128961A (ja) | マルチプロセッサ制御方式 | |
| JP2970082B2 (ja) | 仮想クラスタ間通信処理装置 | |
| JPH0246970B2 (ja) | Memorikakuchohoshiki | |
| JPS59229662A (ja) | 共有メモリ制御回路 | |
| US5497481A (en) | Microcomputer computer system having plural programmable timers and preventing memory access operations from interfering with timer start requests | |
| JPH0154729B2 (ja) | ||
| JPH0287239A (ja) | マイクロプログラム処理装置 | |
| JPS6175446A (ja) | アドレス比較方式 | |
| JPS6363934B2 (ja) | ||
| JPS6126701B2 (ja) | ||
| JPH0258648B2 (ja) | ||
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPS59121455A (ja) | プレフイクシング方式 | |
| JPH0782443B2 (ja) | オペレ−テイングシステムのタスク管理方法 | |
| JP2000163366A (ja) | バス・スヌープ制御回路 | |
| JPH02284245A (ja) | キャッシュメモリ制御方式 | |
| JPH01258169A (ja) | 共有メモリアドレス指定方式 | |
| JPS63103330A (ja) | アドレススタツク使用ミス検出方式 | |
| JPH05265942A (ja) | Ｄｍａ制御部におけるデータ入出力方法 | |
| JPS63733A (ja) | プログラム実行処理方式 | |
| JPS62127951A (ja) | 割込み情報セ−ブ装置 |