JPS6126701B2 - - Google Patents
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- JPS6126701B2 JPS6126701B2 JP56070286A JP7028681A JPS6126701B2 JP S6126701 B2 JPS6126701 B2 JP S6126701B2 JP 56070286 A JP56070286 A JP 56070286A JP 7028681 A JP7028681 A JP 7028681A JP S6126701 B2 JPS6126701 B2 JP S6126701B2
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- JP
- Japan
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- memory
- bank
- memory bank
- cpu
- data
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- 238000000034 method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 1
- 101000693598 Homo sapiens Serine/threonine-protein kinase SBK1 Proteins 0.000 description 4
- 101000693611 Homo sapiens Serine/threonine-protein kinase SBK2 Proteins 0.000 description 4
- 102100025554 Serine/threonine-protein kinase SBK1 Human genes 0.000 description 4
- 102100025559 Serine/threonine-protein kinase SBK2 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009191 jumping Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータシステムに関す
るものである。特に同一のメモリ空間（アドレス
空間）に複数のメモリバンクを有する場合に、
CPUがこのメモリバンクの１つをセレクトして
データ処理を行なつている状態において他のメモ
リバンクのデータを参照したい時に、この参照し
たい他のメモリバンクのデータに対して前記
CPUのメモリに対するバンクセレクト状態を保
持させたままそのバンクとは別の参照したいバン
クのデータアクセスができるようにしたものであ
る。
るものである。特に同一のメモリ空間（アドレス
空間）に複数のメモリバンクを有する場合に、
CPUがこのメモリバンクの１つをセレクトして
データ処理を行なつている状態において他のメモ
リバンクのデータを参照したい時に、この参照し
たい他のメモリバンクのデータに対して前記
CPUのメモリに対するバンクセレクト状態を保
持させたままそのバンクとは別の参照したいバン
クのデータアクセスができるようにしたものであ
る。
最近のマイクロコンピユータシステムにおいて
はこのシステムが拡大しつつあり、これに応じて
メモリの拡張も要求されるものである。
はこのシステムが拡大しつつあり、これに応じて
メモリの拡張も要求されるものである。
例えばA0からA15の16ビツトのアドレスバスを
備えるCPU（Ｚ―80）では最大64Kバイトのメモ
リ空間を直接アクセスすることができる。しかし
このメモリ構成を更に拡張して前記64Kバイトの
メモリ（バンク１）の他に32Kバイトの（バンク
２）を追加構成した場合にはその全メモリ容量は
96Kバイトになり、このCPUが持つ最大メモリ空
間（64Kバイト）を越えることになる。
備えるCPU（Ｚ―80）では最大64Kバイトのメモ
リ空間を直接アクセスすることができる。しかし
このメモリ構成を更に拡張して前記64Kバイトの
メモリ（バンク１）の他に32Kバイトの（バンク
２）を追加構成した場合にはその全メモリ容量は
96Kバイトになり、このCPUが持つ最大メモリ空
間（64Kバイト）を越えることになる。
これがため、従来では第１図に示す如くCPU
３から64Kバイトのメモリバンク１（BK１）と
32Kバイトのメモリバンク２（BK２）に対する
データのリード／ライトはメモリバンク１（BK
１）とメモリバンク２（BK２）を切換える必要
があつた。
３から64Kバイトのメモリバンク１（BK１）と
32Kバイトのメモリバンク２（BK２）に対する
データのリード／ライトはメモリバンク１（BK
１）とメモリバンク２（BK２）を切換える必要
があつた。
即ち、第１図のメモリ構成としてはメモリバン
ク１（BK１）の前部メモリ空間（32Kバイト
の容量）と後部メモリ空間（32Kバイト容量）
に区画し、この前部メモリ空間をメモリバンク
１（BK１）とメモリバンク２（BK２）の共通エ
リアに構成したものを示している。
ク１（BK１）の前部メモリ空間（32Kバイト
の容量）と後部メモリ空間（32Kバイト容量）
に区画し、この前部メモリ空間をメモリバンク
１（BK１）とメモリバンク２（BK２）の共通エ
リアに構成したものを示している。
換言すると、CPU３によりメモリバンク１
（BK１）がセレクトされた場合には第１図Ａで示
す斜線部分のメモリ空間とが対応し、またメ
モリバンク２（BK２）がセレクトされた場合に
はCPU３が64Kバイトのメモリ空間を有するので
第１図Ｂで示す斜線部分の如く、32Kバイトのメ
モリバンク２（BK２）の他にメモリバンク１
（BK１）のメモリ空間を対応させている。
（BK１）がセレクトされた場合には第１図Ａで示
す斜線部分のメモリ空間とが対応し、またメ
モリバンク２（BK２）がセレクトされた場合に
はCPU３が64Kバイトのメモリ空間を有するので
第１図Ｂで示す斜線部分の如く、32Kバイトのメ
モリバンク２（BK２）の他にメモリバンク１
（BK１）のメモリ空間を対応させている。
そして、前記第１図Ａの如くCPU３がメモリ
バンク１（BK１）をセレクトした場合に、該
CPU３はメモリバンク１（BK１）のメモリ空間
とについてのデータアクセスができるが、メ
モリバンク２（BK２）に対してのデータアクセ
スはできない。また同様に第１図Ｂの如くCPU
３がメモリバンク２（BK２）をセレクトした場
合にはメモリバンク２（BK２）とメモリ空間
についてのデータアクセスができるが、メモリバ
ンク１（BK１）のメモリ空間に対してのデー
タアクセスはできない。
バンク１（BK１）をセレクトした場合に、該
CPU３はメモリバンク１（BK１）のメモリ空間
とについてのデータアクセスができるが、メ
モリバンク２（BK２）に対してのデータアクセ
スはできない。また同様に第１図Ｂの如くCPU
３がメモリバンク２（BK２）をセレクトした場
合にはメモリバンク２（BK２）とメモリ空間
についてのデータアクセスができるが、メモリバ
ンク１（BK１）のメモリ空間に対してのデー
タアクセスはできない。
従つて、CPU３がメモリバンク１（BK１）の
メモリ空懐をセレクトしてそのデータ処理中に
メモリバンク２（BK２）のデータを参照したい
場合でも直にこれができず、CPUによりメモリ
バンクを切換え制御した後でないとメモリバンク
２のデータを参照できない。その為に、次の様な
煩雑な切換え操作が必要であつた。つまり、メモ
リ空間から共通バンクであるメモリ空間へ一
旦ジヤンプし、この共通バンクにおいて切換えを
行なうことによりメモリバンク２（BK２）がセ
レクトできそしてこのメモリバンク２のデータ参
照ができる。このデータの参照後は再び共通バン
クであるメモリ空間へジヤンプして再度バンク
切換えを行なつてバンク１（BK１）をセレクト
し、その後前記に引続いてメモリ空間のデータ
処理ができるものである。
メモリ空懐をセレクトしてそのデータ処理中に
メモリバンク２（BK２）のデータを参照したい
場合でも直にこれができず、CPUによりメモリ
バンクを切換え制御した後でないとメモリバンク
２のデータを参照できない。その為に、次の様な
煩雑な切換え操作が必要であつた。つまり、メモ
リ空間から共通バンクであるメモリ空間へ一
旦ジヤンプし、この共通バンクにおいて切換えを
行なうことによりメモリバンク２（BK２）がセ
レクトできそしてこのメモリバンク２のデータ参
照ができる。このデータの参照後は再び共通バン
クであるメモリ空間へジヤンプして再度バンク
切換えを行なつてバンク１（BK１）をセレクト
し、その後前記に引続いてメモリ空間のデータ
処理ができるものである。
ここで、一旦共通バンクであるメモリ空間へ
ジヤンプさせた後にバンク切換えを行なわせてい
るのは、メモリ空間には基本的な制御プログラ
ムであるオペレーテイング・システム（OS）が
格納されていて、この制御プログラムを共用する
ようにしているからである。
ジヤンプさせた後にバンク切換えを行なわせてい
るのは、メモリ空間には基本的な制御プログラ
ムであるオペレーテイング・システム（OS）が
格納されていて、この制御プログラムを共用する
ようにしているからである。
この様に従来システムのバンク切換えは煩雑な
手順を要し、システムの効率が非常に悪いもので
あつた。
手順を要し、システムの効率が非常に悪いもので
あつた。
本発明は前記従来システムの問題を解決するた
めに提案されたものであり、第２図のＡ，Ｂに示
す如く、CPU３がメモリバンク１（BK１）をセ
レクトして、特にメモリ空間を実行中において
も（第２図Ａ）、該CPU３は見掛上、メモリバン
ク２（BK２）に対してもデータアクセスが直接
できるように成したものでありまたCPU３がメ
モリバンク２（BK２）をセレクトしてその実行
中においても（第２図Ｂ）、該CPU３はメモリバ
ンク１（BK１）のメモリ空間に対してもデー
タアクセスできるように成したものである。
めに提案されたものであり、第２図のＡ，Ｂに示
す如く、CPU３がメモリバンク１（BK１）をセ
レクトして、特にメモリ空間を実行中において
も（第２図Ａ）、該CPU３は見掛上、メモリバン
ク２（BK２）に対してもデータアクセスが直接
できるように成したものでありまたCPU３がメ
モリバンク２（BK２）をセレクトしてその実行
中においても（第２図Ｂ）、該CPU３はメモリバ
ンク１（BK１）のメモリ空間に対してもデー
タアクセスできるように成したものである。
即ち、本発明方式では上述したメモリバンク１
（BK１）のメモリ空間でプログラム実行中にメ
モリバンク２（BK２）のデータを参照したい時
にはその参照のための命令（特殊命令）をメモリ
空間の所望位置に保持させ、前記プログラム実
行中にその特殊命令を検出するとこの命令の一連
の実行としてメモリバンク２（BK２）の所定デ
ータを参照させることにより、CPU３がメモリ
バンク１（BK１）をセレクトした状態で見掛
上、メモリバンク２（BK２）に対してもデータ
アクセスができるようにしたものである。
（BK１）のメモリ空間でプログラム実行中にメ
モリバンク２（BK２）のデータを参照したい時
にはその参照のための命令（特殊命令）をメモリ
空間の所望位置に保持させ、前記プログラム実
行中にその特殊命令を検出するとこの命令の一連
の実行としてメモリバンク２（BK２）の所定デ
ータを参照させることにより、CPU３がメモリ
バンク１（BK１）をセレクトした状態で見掛
上、メモリバンク２（BK２）に対してもデータ
アクセスができるようにしたものである。
このための制御回路構成を第３図に示しており
この例の場合の特殊命令（参照用命令）としてオ
ペレーシヨンコード（OPコード）のフエツチ・
サイクルとこれに続くサイクルでメモリにリー
ド／ライトするような命令を割当ている。
この例の場合の特殊命令（参照用命令）としてオ
ペレーシヨンコード（OPコード）のフエツチ・
サイクルとこれに続くサイクルでメモリにリー
ド／ライトするような命令を割当ている。
この第３図において、DCはデータバスDBに送
られたオペレーシヨンコードから上述の特殊命令
を検出する特殊命令デコーダであり、この特殊命
令検出に基づくデコーダ出力はアンドゲートG1
へ入力されている。該アンドゲートG1の他方の
入力信号としてフエツチサイクルを示すフエツチ
信号FETCHが印加されており、その結果アンド
ゲートG1はフエツチサイクルの時に前記特殊命
令があるとON動作し、このゲート出力をフリツ
プフロツプF1のセツト入力としている。
られたオペレーシヨンコードから上述の特殊命令
を検出する特殊命令デコーダであり、この特殊命
令検出に基づくデコーダ出力はアンドゲートG1
へ入力されている。該アンドゲートG1の他方の
入力信号としてフエツチサイクルを示すフエツチ
信号FETCHが印加されており、その結果アンド
ゲートG1はフエツチサイクルの時に前記特殊命
令があるとON動作し、このゲート出力をフリツ
プフロツプF1のセツト入力としている。
前記フリツプフロツプF1にはメモリリード信
号MEMRDとメモリライト信号MEMWRがオア
ゲートG2を介して入力されており、該F1はこの
フエツチサイクルの時に出力されるメモリリード
信号MEMRDの立下り時に前記アンドゲートG1出
力があると次のリード／ライトサイクルにおいて
セツト状態となる。従つて該フリツプフロツプ
F1はオペレーシヨンコードのフエツチサイクル
とこれに続くサイクルでメモリにリード／ライト
するような命令つまりこの特殊命令により他のバ
ンクデータ参照状態にあることを検出保持する。
号MEMRDとメモリライト信号MEMWRがオア
ゲートG2を介して入力されており、該F1はこの
フエツチサイクルの時に出力されるメモリリード
信号MEMRDの立下り時に前記アンドゲートG1出
力があると次のリード／ライトサイクルにおいて
セツト状態となる。従つて該フリツプフロツプ
F1はオペレーシヨンコードのフエツチサイクル
とこれに続くサイクルでメモリにリード／ライト
するような命令つまりこの特殊命令により他のバ
ンクデータ参照状態にあることを検出保持する。
またフリツプフロツプF2はCPUからの制御信
号Ｃによつてセツト、リセツト制御されるフリツ
プフロツプであり、現在実行されているプログラ
ムが他のバンクデータの参照を必要とするか否か
のプログラム条件を記憶するものである。これが
ため、プログラム中に前記の様な特殊命令を含ん
でいる場合には予めCPUからの制御信号Ｃによ
つてセツトされまたその様な特殊命令を含まない
のであればリセツト状態となつている。
号Ｃによつてセツト、リセツト制御されるフリツ
プフロツプであり、現在実行されているプログラ
ムが他のバンクデータの参照を必要とするか否か
のプログラム条件を記憶するものである。これが
ため、プログラム中に前記の様な特殊命令を含ん
でいる場合には予めCPUからの制御信号Ｃによ
つてセツトされまたその様な特殊命令を含まない
のであればリセツト状態となつている。
更にフリツプフロツプF3は通常のバンク切換
えのための状態保持用であり、CPUからのセレ
クト指示信号Ｓによりセツト、リセツト制御され
る。このフリツプフロツプF3は後述するがセツ
ト状態でバンク２（BK２）が選択されまたリセ
ツト状態でバンク１（BK１）が選択されるよう
になつている。
えのための状態保持用であり、CPUからのセレ
クト指示信号Ｓによりセツト、リセツト制御され
る。このフリツプフロツプF3は後述するがセツ
ト状態でバンク２（BK２）が選択されまたリセ
ツト状態でバンク１（BK１）が選択されるよう
になつている。
即ち、上述した特殊命令プログラムの場合で特
殊命令を検出した時にはフリツプフロツプF1，
F2がともにセツトされ、これらセツト出力がア
ンドゲートG3を介して不一致ゲート（排他的オ
アゲート）G4の一方の入力となつており、また
上記フリツプフロツプF3のセツト側出力が前記
不一致ゲートG4の他方の入力となつている。
殊命令を検出した時にはフリツプフロツプF1，
F2がともにセツトされ、これらセツト出力がア
ンドゲートG3を介して不一致ゲート（排他的オ
アゲート）G4の一方の入力となつており、また
上記フリツプフロツプF3のセツト側出力が前記
不一致ゲートG4の他方の入力となつている。
そして、この不一致ゲートG4のゲート出力そ
のままをメモリバンク２（BK２）のセレクト信
号SBK２となしまた前記ゲート出力のインバー
タＩを介した信号をメモリバンク１（BK１）の
セレクト信号SBK１となしている。
のままをメモリバンク２（BK２）のセレクト信
号SBK２となしまた前記ゲート出力のインバー
タＩを介した信号をメモリバンク１（BK１）の
セレクト信号SBK１となしている。
従つて、特殊命令を含まないプログラムの時或
いは特殊命令を含むプログラムであつても特殊命
令が検出されない通常の状態ではフリツプフロツ
プF1或はF2のいずれか一方からの信号はなくア
ンドゲートG3がOFF状態で不一致ゲートG4の一
方の入力端は“０”に保持される。
いは特殊命令を含むプログラムであつても特殊命
令が検出されない通常の状態ではフリツプフロツ
プF1或はF2のいずれか一方からの信号はなくア
ンドゲートG3がOFF状態で不一致ゲートG4の一
方の入力端は“０”に保持される。
これがため、CPUからのセレクト指示信号Ｓ
に基づいてのみメモリバンク１（BK１）とメモ
リバンク２（BK２）がセツトされる。つまり、
フリツプフロツプF3がセツトされると不一致ゲ
ートG4は“１”出力し、これによりセレクト信
号SBK２＝１，SBK１＝０となつてメモリバン
ク２（BK２）が選択される。逆に、フリツプフ
ロツプF3がリセツトされているとセレクト信号
SBK１＝１，SBK２＝０となつてメモリバンク
１（BK１）が選択される。
に基づいてのみメモリバンク１（BK１）とメモ
リバンク２（BK２）がセツトされる。つまり、
フリツプフロツプF3がセツトされると不一致ゲ
ートG4は“１”出力し、これによりセレクト信
号SBK２＝１，SBK１＝０となつてメモリバン
ク２（BK２）が選択される。逆に、フリツプフ
ロツプF3がリセツトされているとセレクト信号
SBK１＝１，SBK２＝０となつてメモリバンク
１（BK１）が選択される。
他方、セレクト指示信号Ｓによつてフリツプフ
ロツプF3がリセツトされ、メモリバンク１（BK
１）が選択されており、例えば第２図Ａのメモリ
空間を実行中に、特殊命令を特殊命令デコーダ
DCが検出したとする。
ロツプF3がリセツトされ、メモリバンク１（BK
１）が選択されており、例えば第２図Ａのメモリ
空間を実行中に、特殊命令を特殊命令デコーダ
DCが検出したとする。
この場合は、特殊命令を含むプログラムである
ところからフリツプフロツプF2はセツト状態に
あり、そして特殊命令検出によつてフリツプフロ
ツプF1もセツトされるのでアンドゲートG3がON
し、不一致ゲートG4の一方の入力端が“０”か
ら“１”に切換わる。
ところからフリツプフロツプF2はセツト状態に
あり、そして特殊命令検出によつてフリツプフロ
ツプF1もセツトされるのでアンドゲートG3がON
し、不一致ゲートG4の一方の入力端が“０”か
ら“１”に切換わる。
これがため、フリツプフロツプF3がリセツト
されてCPUがメモリバンク１（BK１）をセレク
ト指示している状態で前記不一致ゲートG4が切
換わるのでセレクト信号SBK１＝０，SBK２＝
１となつてメモリバンク２（BK２）が選択され
る。これによつて第２図Ａのメモリ空間を実行
している時に特殊命令を検出するとCPUがメモ
リバンク１（BK１）をセレクト指示した状態の
ままでメモリバンク２（BK２）のデータをアク
セスすることができることになる。
されてCPUがメモリバンク１（BK１）をセレク
ト指示している状態で前記不一致ゲートG4が切
換わるのでセレクト信号SBK１＝０，SBK２＝
１となつてメモリバンク２（BK２）が選択され
る。これによつて第２図Ａのメモリ空間を実行
している時に特殊命令を検出するとCPUがメモ
リバンク１（BK１）をセレクト指示した状態の
ままでメモリバンク２（BK２）のデータをアク
セスすることができることになる。
この特殊命令の実行が終了するとフリツプフロ
ツプF1はリセツトされてアンドゲートG3がOFF
状態となつて再び不一致ゲートG4が切換わり、
メモリバンク１（BK１）のアクセスが引続いて
実行できる。
ツプF1はリセツトされてアンドゲートG3がOFF
状態となつて再び不一致ゲートG4が切換わり、
メモリバンク１（BK１）のアクセスが引続いて
実行できる。
第４図は上述した第３図の回路の動作のタイミ
ングチヤートを示し、この第４図Ａはメモリバン
ク１（BK１）のセレクト中にメモリバンク２
（BK２）からのデータをリードする場合を示し第
４図Ｂはメモリバンク２（BK２）のセレクト中
にメモリバンク１（BK１）にデータをライトす
る場合を示している。
ングチヤートを示し、この第４図Ａはメモリバン
ク１（BK１）のセレクト中にメモリバンク２
（BK２）からのデータをリードする場合を示し第
４図Ｂはメモリバンク２（BK２）のセレクト中
にメモリバンク１（BK１）にデータをライトす
る場合を示している。
ここでＦで示す期間はフエツチサイクル、Ｒで
示す期間はフエツチサイクルに続くリードサイク
ル、Ｗで示す期間はフエツチサイクルに続くライ
トサイクルである。
示す期間はフエツチサイクルに続くリードサイク
ル、Ｗで示す期間はフエツチサイクルに続くライ
トサイクルである。
この様に本発明にあつてはCPUによりセレク
トされたメモリバンクで処理実行をしている時に
他のメモリバンクを参照させるような特殊命令
（参照用命令）を検出すると、CPUの前記セレク
ト指示状態を保持したままでそのCPUのセレク
ト指示信号に基づいて反転切換する回路手段によ
り強制的に切換えて他のメモリバンクのデータア
クセスができるように成したものであり、これに
より従来システムのような煩雑なメモリバンク切
換え手段を必要とせず、システムが効率的に使用
できるといつた特徴を有する。
トされたメモリバンクで処理実行をしている時に
他のメモリバンクを参照させるような特殊命令
（参照用命令）を検出すると、CPUの前記セレク
ト指示状態を保持したままでそのCPUのセレク
ト指示信号に基づいて反転切換する回路手段によ
り強制的に切換えて他のメモリバンクのデータア
クセスができるように成したものであり、これに
より従来システムのような煩雑なメモリバンク切
換え手段を必要とせず、システムが効率的に使用
できるといつた特徴を有する。
第１図Ａ，Ｂは従来システムのメモリバンク切
換え状態を示す構成概念図、第２図Ａ，Ｂは本発
明システムのメモリバンク切換え状態を示す構成
概念図、第３図は本発明にかかわる制御回路構成
を示す図、第４図Ａ，Ｂは第３図の動作を示すタ
イミングチヤートである。 BK１，BK２：メモリバンク、３：CPU、
DC：特殊命令デコーダ、F1〜F3：フリツプフロ
ツプ、G4：不一致ゲート。
換え状態を示す構成概念図、第２図Ａ，Ｂは本発
明システムのメモリバンク切換え状態を示す構成
概念図、第３図は本発明にかかわる制御回路構成
を示す図、第４図Ａ，Ｂは第３図の動作を示すタ
イミングチヤートである。 BK１，BK２：メモリバンク、３：CPU、
DC：特殊命令デコーダ、F1〜F3：フリツプフロ
ツプ、G4：不一致ゲート。
Claims (1)
- 【特許請求の範囲】 １ CPUの同一メモリ空間に複数のメモリバン
クを備えてなるマイクロコンピユータシステムに
おいて、 CPUがメモリバンクBK１をセレクトして該バ
ンクBK１に保持されたプログラム実行状態にお
いて他のメモリバンクBK２のデータを参照させ
るために、前記メモリバンクBK１のプログラム
の所望位置に、メモリバンクBK２を参照させる
特殊命令を保持させると共に前記メモリから読み
出された命令の中から前記特殊命令を検出するた
めの検出手段と、前記検出手段の特殊命令の検出
時にCPUによるメモリバンクのセレクト指示信
号に基づいてその信号によるバンクセレクト状態
を強制的に反転切換える回路手段を備え、CPU
があるメモリバンクBK１をセレクトしている状
態で上記特殊命令を検出することにより該検出に
応答して前記回路手段を有効となしてCPUのセ
レクト指示信号を保持したままメモリバンクを切
換えてメモリバンクBK２のデータアクセスがで
きるように成したことを特徴とするマイクロコン
ピユータシステムにおけるメモリバンクのデータ
アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070286A JPS57185551A (en) | 1981-05-08 | 1981-05-08 | Data access system of memory bank in microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070286A JPS57185551A (en) | 1981-05-08 | 1981-05-08 | Data access system of memory bank in microcomputer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185551A JPS57185551A (en) | 1982-11-15 |
| JPS6126701B2 true JPS6126701B2 (ja) | 1986-06-21 |
Family
ID=13427081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070286A Granted JPS57185551A (en) | 1981-05-08 | 1981-05-08 | Data access system of memory bank in microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185551A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68925376T2 (de) * | 1988-04-20 | 1996-09-05 | Sanyo Electric Co | In Direktabbildung und in Bankabbildung wirksamer Informationsprozessor und Verfahren zum Schalten der Abbildungsschemas |
| JP2002140192A (ja) * | 2000-10-31 | 2002-05-17 | Matsushita Electric Works Ltd | 演算処理装置 |
-
1981
- 1981-05-08 JP JP56070286A patent/JPS57185551A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185551A (en) | 1982-11-15 |
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