JPS62127951A - 割込み情報セ−ブ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込み情報をセーブする装置に関する。

特に、一命令トレースを実行する場合に伴う割込情報を
セーブする装置に関する。

ここで、一命令トレースとは、一つの命令が終了するご
とに起こされた割込み情報をソフトウェアに通知する動
作をいう。

〔概要〕

本発明は、一命令トレースに伴う割込み情報および他の
割込み情報をセーブする手段において、一命令トレース
に伴う割込み情報を絶対アドレス空間に書込み、他の割
込み情報を仮想アドレスに書込むことにより、 仮想アドレス空間のセグメントの大きさを一命令トレー
スの実行による割込み情報に影響されずに決定すること
ができるようにしたものである。

〔従来の技術〕

従来、一命令トレースを実行する場合に割込み情報はオ
ペレーティング・システムの管理している仮想アドレス
空間にセーブされる。これは、現在ＣＰＵ上で走ってい
るプログラムに起因する例外的現象であるフォルト、ま
たは現在ＣＰＵ上で走っているプログラムとは無関係に
外部の処理などの同期をとるだめの割込みが起こる場合
と同じ取り扱いであった。

〔発明が解決しようとする問題点〕

一命令トレースを実行するすときの割込み情報がセーブ
される仮想アドレス空間のセグメントは、現在ＣＰＵ上
で走っているプログラムに起因する例外的現象であるフ
ォルト、または現在ＣＰＵ上で走っているプログラムと
は無関係に外部の処理などの同期をとるための割込みが
起こったときの割込み情報をセーブするセグメントであ
るので、ソフトウェア設計者は一命令トレースの場合も
考慮してこのセグメントの大きさを決定しなければなら
ない欠点があった。

本発明はこのような欠点を除去するもので、仮想アドレ
ス空間のセグメントの大きさを一命令トレースに伴う割
込み情報を配慮せずに決定することができる割込み情報
セーブ装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、メモリと、このメモリの仮想アドレス空間に
一命令トレースに伴う割込み情報を含む割込情報を書込
む書込み手段とを備えた割込み情報セーブ装置において
、上記メモリには絶対アドレス空間が割りつけられ、上
記書込み手段は、一命令トレースの実行を示す情報に基
づいて、上記一命令トレースに伴う割込情報を上記絶対
アドレス空間に書込む手段を備えたことを特徴とする。

〔作用〕

メモリは絶対アドレス空間と仮想アドレス区間を有する
。一命令トレースの場合の割込み情報しまこの一命令ト
レースの実行を示す情報により、経路が設定されて絶対
アドレス区間にセーブされ、一方、例えば、ＣＰＵ上で
走っているプログラムに起因する例外的現象であるフォ
ルトまたは現在ＣＰＵで走っているプログラムとは無関
係に外部の処理などの同期をとるための割込み情報など
は仮想アドレス空間にセーブされる。

〔実施例〕

以下、本発明実施例装置を図面に基づいて説明する。

第１図は本発明実施例装置の構成を示すブロック構成図
である。メモリ５は絶対アドレス区間６および仮想アド
レス空間７から構成されており、一命令トレースの場合
の割込み情報は絶対アドレス空間６にセーブされる。

さて、演算処理装置１の中のレジスタ３には、メモリ５
をアクセスするアドレスが格納され、このアドレスを用
いて、絶対アドレス空間６または仮想アドレス空間７の
いずれをアクセスするかはＤフラグ２および命令の終了
を示す信号１２によって決まる。

命令の終了を示す信号が「０」の場合、すなわち通常の
メモリアクセスまたは現在ＣＰＵ上で走っているプログ
ラムに起因する例外的現象であるフォルト、または現在
ＣＰＵ上で走っているプログラムとは無関係に外部の処
理などの同期をとるための割込みの場合は、ゲート８が
開かれ、ページング回路４でレジスタ３に格納されてい
るアドレスがページングされて仮想アクセス空間７をア
クセスする。

一方、命令の終了を示す信号１２が「１」でＤフラグ２
がオン状態の場合、すなわち一命令トレースを実行する
場合は、ゲート９が開かれ、ページング回路４をバイパ
スして絶対アドレス空間６をアクセスする。

〔発明の効果〕

本発明は以上説明したように、一命令トレースを実行す
るときの割込み情報をオペレーティング・システムの管
理していない絶対アドレス空間ヘセーブするので、フォ
ルトまたは割込みの場合の割込み情報をセーブするセグ
メントの大きさが一命令トレースの実行による割込み情
報に影響されずに決定できる効果がある。

【図面の簡単な説明】

図は本発明実施例装置の構成を示すブロック構成図・ １・・・演算処理装置、２・・・Ｄフラグ、３・・・レ
ジス外４・・・ページング回路、５・・・メモリ、６・
・・鉋対アドレス空間、７・・・仮想アドレス空間、８
．９・・・ゲート、１０．１１・・・論理素子、１２・
・・命令終了に示す信号。

Claims (1)

【特許請求の範囲】
1. （１）メモリと、 このメモリの仮想アドレス空間に一命令トレースに伴う
   割込み情報を含む割込情報を書込む書込み手段と を備えた割込み情報セーブ装置において、 上記メモリには絶対アドレス空間が割りつけられ、 上記書込み手段は、一命令トレースの実行を示す情報に
   基づいて、上記一命令トレースに伴う割込情報を上記絶
   対アドレス空間に書込む手段を備えたことを特徴とする
   割込み情報セーブ装置。