JPH04157530A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にそのスタッ
ク機能に関する。

〔従来の技術〕

従来、マイクロプロセッサのスタック機構は、マイクロ
プロセッサに内蔵するレジスタ群と外部のメモリとの間
のデータ交換を、単純な命令またはハードウェアにより
実現していた。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサでは、プログラムの
サブルーチン呼出し、タスクの切替、処理ルーチン内に
於るローカル変数の格納手段、割込み発生時に於るデー
タの遅延手段としてスタック機構が用いられている。

ここで使用されるスタック領域は、通常外部メモリに配
置され、マイクロプロセッサ内にあるスタックポインタ
・レジスタの値によりアドレッシングされる。このスタ
ック領域の外部メモリとマイクロプロセッサ内のレジス
タとの間の書込み／続出しは、Ｐ　ｕ　ｓ　ｈ　／　Ｐ
　ｏ　ｐ命令等で処理される、スタックポインタ・レジ
スタの内容は、これらの命令の実行により、予め決めら
れた値だけ自動的に増減する。例えば、Ｐｕ　ｓｈ命令
によりスタックポインタ・レジスタの内容が「＋２」だ
け増加するマイクロプロセッサでは、ｎ回のＰｕ５ｈ命
令の実行により２ｎだけスタックポインタ・レジスタ（
ＳＰ）の内容が増加する。

また、割込み機構を有するマイクロプロセッサではｎ回
の割込みが連続的に発生すると、ＳＰの内容はａｎだけ
増加する（ａは既知の整数〉。

ＳＰによりアクセスされる外部メモリは、リード・ライ
ト可能なメモリ（ＲＷＭ）で構成されなければならない
。

一般のプログラムに於ては、このＲＷＭは主と゛してプ
ログラムのデータ領域としても使用されるため、スタッ
ク領域はこれと明確に分離して利用しなければならない
０通常のマイクロプロセッサでは、データ領域とスタッ
ク領域はハードウェア的に分離されていないため、ソフ
ト設計時にあらかじめこれらの領域を見積る必要がある
。しかし、スタック領域の見積りは場合によっては非常
に難しく、割込みが頻繁に発生する場合や、マルチタス
゛り環境下のあるルーチンが多くのタスクから参照され
る場合等では、ソフト設計上のネックになっていた。

ソフト設計者は、このスタック領域の見積りに際し、最
大使用量をある程度想定し、その値にマージンを加えて
決定していた。このため、その見積りが甘過ぎてＲＷＭ
の無駄を生じたり、反対に予想以上のスタック領域を消
費しプログラムのデータ領域を破壊“してしまうといっ
た場合があり、最適なスタック領域の見積りが事実上困
難であると言う欠点があった。更に、スタック領域が不
足しデータ領域を破壊することによるプログラムの暴走
は、再現性が乏しく、解析に非常に時間が掛かると云う
欠点があった。

本発明の目的は、このような欠点を除き、スタック領域
の限界値を予め設定しておくレジスタを配置し、マイク
ロプロセッサの動作中にＳＰの内容が限界値に達すると
異常信号を制御回路に出力し、プログラムのシーケンス
を変更する手段を備えることにより、他のデータ領域を
破壊することなく、プログラムの暴走を防止できるよう
にしたマイクロプロセッサを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサの構成は、スタック機構を
有するマイクロプロセッサに於て、外部メモリに割当て
られたスタック領域をアドレッシングするスタックポイ
ンタ・レジスタと、このスタックポインタ・レジスタと
同一のビット幅のメモリ領域を有し前記スタック領域の
限界値をプログラムで書込み可能なレジスタと、これら
２つのレジスタの内容を比較する比較器と、全体の動作
制御を行い前記スタックポインタ・レジスタの内容がこ
のマイクロプロセッサの動作シーケンスの中で参照され
る時点で前記比較器の出力が伝達される制御回路とを備
えることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図で、マイク
ロプロセッサ１の概略構成を示している。スタックポイ
ンタ・レジスタ（ＳＰ）２、限界値設定レジスタ（ＬＲ
）３、汎用レジスタ群８、プログラムカウンタ（ＰＣ）
９、ＡＬＵ　１０は各々内部データバス１３に接続され
ている。これら限界値設定レジスタ３とスタックポイン
タ・レジスタ２の内容は比較器４で比較され、制御回Ｎ
５の指示するタイミングでその結果を比較出力信号７と
して制御回路５に伝達される。スタックポインタ・レジ
スタ２の出力は、制御回路５の指示するタイミングで内
部アドレスバス１４、アドレスバッファ１１を介して外
部メモリに対するアドレスとなる。

限界値設定レジスタ３には、予めプログラムによりスタ
ック領域の予想限界値を設定しておく。

プログラムの実行中、即ちマイクロプロセッサの動作シ
ーケンス中にスタックポインタ・レジスタ２が参照され
る場合には、制御回路５の指示により比較器４が動作す
る。この時、限界値設定レジスタ３の内容を越えていた
場合には、比較器出力信号７を介して制御回路５に異常
を伝達し、制御回路５は例外処理のシーケンスに入る。

例外処理では、あらかじめ決められた値をプログラムカ
ウンタ９にロードし、例外処理ルーチンへ分岐させるこ
とができる。

スタックポインタ・レジスタ２の値は、Ｐｕ５ｈ　／　
Ｐ　ｏ　ｐ命令の実行時に、制御回路５の指示により既
定の値だけ増減する。それと同時に比較器４が動作し、
スタック領域の限界値を越えた場合には例外処理ルーチ
ンが呼び出されることになる。限界値設定レジスタ３は
プログラムによりリード・ライト可能で、マルチタスク
環境でのスタック領域の切替時等には、−旦その値をセ
ーブして新たに限界値を設定することが可能である。

外部からの割込信号１５が制御回路５に入力されると、
その時のプログラムカウンタ４の値をスタックポインタ
・レジスタ２の内容が示す外部メモリへ退避し、新たに
プログラムカウンタ４には割込処理ルーチンのアドレス
がロードされる。この際にもスタックポインタ２の値は
既定の値だけ増加するが、それと同時に比較器４が動作
し、比較器出力信号７が制御回路５に伝達される。

この様に、予めプログラムにスタック領域の限界値を限
界値設定レジスタ３にセットしておけば、いかなる場合
にもスタックポインタの挙動を自動的に監視することが
でき、その領域を越えて外部メモリにアクセスしようと
すると、例外処理ルーチンが呼び出され、異常を検出す
ることが可能となる。

第２図は本発明の第２の実施例のブロック図である。

複数の限界値設定レジスタで構成される限界値設定レジ
スタ群２０は、制御回路５の指示により動作するレジス
タ選択回路２１により、その中の一つが選択される。こ
の複数のレジスタは、複数のタスクや複数の割込み用と
してプログラムによりその使用法を決定できる。第１の
実施例では、スタック領域を切替えるには、−旦限定値
設定レジスタ３の内容をセーブし、その後に新たな値を
セットする必要があったが、本実施例では、複数のレジ
スタが用意されており、スタック領域の切替時にもその
内容をセーブする必要はない。但し、現在どの限界値レ
ジスタが選択されているかは、レジスタ選択回路２１の
動作に依存する。

この実施例では、限界値設定レジスタの値を一々セーブ
しなくてもよいので゛、その分だけ高速な処理が実現で
き、この回路を適用することによる時間的なオーバヘッ
ドが回避できる。

〔発明の効果〕

以上説明したように本発明は、スタック領域の限界値を
予め設定しておくレジスタを配置し、マイクロプロセッ
サの動作中にスタックポインタの値が限界値に達すると
異常信号を制御回路に出力し、例外処理ルーチンを起動
する機構を有することにより、他のデータ領域の破壊を
防ぐことができ、プログラムの暴走を防止すると云う効
果がある。また、ソフト設計時のスタック領域の見積り
の際には、予想される最低限の値を限界値設定レジスタ
にセットしておき、動作試験時にスタック・オーバーす
る都度限界値を少しずつ増加させる方法により、スタッ
ク領域の最適値を容易に決定できると云う効果がある。

更に、限界値設定レジスタの値として、必ずスタック・
オーバーする値をセットし、例外処理ルーチンの中でス
タックポインタの値を読み出すことにより、スタックポ
インタの挙動シーケンスを容易に把握することができ、
デバッグ時のプログラム解析に非常に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の第２の実施例のブロック図である。 １・・・マイクロプロセッサ、２，２ａ・・・スタック
ポインタ・レジスタ（ＳＰ）、３・・・限界値設定レジ
スタ（ＬＲ）　、４・・・比較器、５・・・制御回路、
６・・・制御信号、７・・・比較器出力信号、８・・・
汎用レジスタ群、９・・・プログラム・カウンタ（ＰＣ
）、１０・・・ＡＬＵ、１１・・・アドレスバッファ、
１２・・・データバッファ、１３・・・内部データバス
、１４・・・内部アドレスバス、１５・・・割込信号、
１６・・・テンボラリレジスタ、２０・・・限界レジス
タ群、２１・・・レジスタ選択回路。

Claims (1)

【特許請求の範囲】
1. スタック機構を有するマイクロプロセッサに於て、外部
   メモリに割当てられたスタック領域をアドレッシングす
   るスタックポインタ・レジスタと、このスタックポイン
   タ・レジスタと同一のビット幅のメモリ領域を有し前記
   スタック領域の限界値をプログラムで書込み可能なレジ
   スタと、これら２つのレジスタの内容を比較する比較器
   と、全体の動作制御を行い前記スタックポインタ・レジ
   スタの内容がこのマイクロプロセッサの動作シーケンス
   の中で参照される時点で前記比較器の出力が伝達される
   制御回路とを備えることを特徴とするマイクロプロセッ
   サ。