JPH0477883A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH0477883A JPH0477883A JP2185802A JP18580290A JPH0477883A JP H0477883 A JPH0477883 A JP H0477883A JP 2185802 A JP2185802 A JP 2185802A JP 18580290 A JP18580290 A JP 18580290A JP H0477883 A JPH0477883 A JP H0477883A
- Authority
- JP
- Japan
- Prior art keywords
- register
- debugged
- program
- signal
- supervisor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 101100321720 Arabidopsis thaliana PP2AA1 gene Proteins 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップマイクロコンピュータに関し、
特にプログラムを開発する為のマイクロコンピュータを
エミュレ−１・するためのシングルチップマイクロコン
ピュータに関する。
特にプログラムを開発する為のマイクロコンピュータを
エミュレ−１・するためのシングルチップマイクロコン
ピュータに関する。
一般に、シングルチップマイクロコンピュータ上で動作
するプログラム開発は、プログラムの実行動作をシング
ルチップマイクロコンピュータと同一に行なう事ができ
、かつ、プログラムが所定のフローに従って動作してい
るかを確認する為に、ある特定のアドレスのプログラム
実行の中断機能（以下ブレーク機能と記す）及びブレー
ク機能が働いた時のレジスタや内蔵ＲＡＭの読出しある
いは変更等のプログラムのデパックを容易に行なえるよ
うな機能を持つプログラム開発ツール（以下ＩＥと記す
）が用いられる。ＩＥ上でこの様な機能を実現する為に
、通常のシングルチップマイクロコンピュータの機能に
内部ステータスの出力等のＩＥ用の機能を付加したプロ
グラム開発用のシングルチップマイクロコンピュータ（
以下エバチップと記す）が用いられる。
するプログラム開発は、プログラムの実行動作をシング
ルチップマイクロコンピュータと同一に行なう事ができ
、かつ、プログラムが所定のフローに従って動作してい
るかを確認する為に、ある特定のアドレスのプログラム
実行の中断機能（以下ブレーク機能と記す）及びブレー
ク機能が働いた時のレジスタや内蔵ＲＡＭの読出しある
いは変更等のプログラムのデパックを容易に行なえるよ
うな機能を持つプログラム開発ツール（以下ＩＥと記す
）が用いられる。ＩＥ上でこの様な機能を実現する為に
、通常のシングルチップマイクロコンピュータの機能に
内部ステータスの出力等のＩＥ用の機能を付加したプロ
グラム開発用のシングルチップマイクロコンピュータ（
以下エバチップと記す）が用いられる。
従来のエバチップのブロック図を第３図に示し、従来例
の説明をする。従来この種のエバチップは、ブレーク機
能が働いた状態（以下スパーバイザど記す）では、命令
実行回路１００中のプログラムカウンタ（以下ＰＣと記
す）及びプログラムステータスワード（以下ＰＳＷと記
ず）の退避を行なう。ＰＣ，ＰＳＷの退避後、命令実行
回路１００はＩＥ上のデパックプログラムを実行し、■
被デバッグプログラム実行用の汎用レジスタ（以下被デ
バッグレジスタ１．０５と記す）の値のＩＥ上メモリへ
の退避、■内蔵ＲＡＭ １０３の読出しの２つの処理を
行ない、プログラムのデバッグを行なっていた。被デバ
ツグレジスタ１０５の値はデバッグ処理により変更され
るのを防止するために退避されているので、被デバツグ
レジスタ１０５をデバッグプログラム実行用のレジスタ
（以下デバッグレジスタと記す）に使用した後、再びス
ーパーバイザに入った時の状態に戻す事が可能となって
いる。
の説明をする。従来この種のエバチップは、ブレーク機
能が働いた状態（以下スパーバイザど記す）では、命令
実行回路１００中のプログラムカウンタ（以下ＰＣと記
す）及びプログラムステータスワード（以下ＰＳＷと記
ず）の退避を行なう。ＰＣ，ＰＳＷの退避後、命令実行
回路１００はＩＥ上のデパックプログラムを実行し、■
被デバッグプログラム実行用の汎用レジスタ（以下被デ
バッグレジスタ１．０５と記す）の値のＩＥ上メモリへ
の退避、■内蔵ＲＡＭ １０３の読出しの２つの処理を
行ない、プログラムのデバッグを行なっていた。被デバ
ツグレジスタ１０５の値はデバッグ処理により変更され
るのを防止するために退避されているので、被デバツグ
レジスタ１０５をデバッグプログラム実行用のレジスタ
（以下デバッグレジスタと記す）に使用した後、再びス
ーパーバイザに入った時の状態に戻す事が可能となって
いる。
この為、従来のエバチップでは、前述■のレジスタ退避
処理を必ず行なった一Ｆで、被デバッグレジスタ１．０
５をデバッグレジスタとして使用し、内蔵ＲＡＭ １０
３の読出しや変更等の処理を行なっている。
処理を必ず行なった一Ｆで、被デバッグレジスタ１．０
５をデバッグレジスタとして使用し、内蔵ＲＡＭ １０
３の読出しや変更等の処理を行なっている。
以上述べたように、従来のエバチップは、スーパーバイ
ザ処理中に被デバツグレジスタをデバッグプログラムを
実行するために使用する構造になっているので、スーパ
ーバイザに入った時に、■Ｅ ｌのデバッグプログラム
でまず最初に、被デバツグレジスタの内容を退避しなげ
ればならないという欠点がある。
ザ処理中に被デバツグレジスタをデバッグプログラムを
実行するために使用する構造になっているので、スーパ
ーバイザに入った時に、■Ｅ ｌのデバッグプログラム
でまず最初に、被デバツグレジスタの内容を退避しなげ
ればならないという欠点がある。
本発明の目的は、スーパーバイザ処理においても、被デ
バツグレジスタの内容を退避することないシングルチッ
プマイクロコンピュータを提供することにある。
バツグレジスタの内容を退避することないシングルチッ
プマイクロコンピュータを提供することにある。
本発明のシングルチップマイクロコンピュータは、所定
のプログラムを実行中である事を判定する判定回路と、
前記プログラムが使用するデバッグレジスタ及び被デバ
ッグレジスタと、前記判定回路から出力される選択信号
及びレジスタへのアクセス方式に応答して前記両レジス
タの読出し・書込みを制御するレジスタ制御回路とを有
することを特徴とする。
のプログラムを実行中である事を判定する判定回路と、
前記プログラムが使用するデバッグレジスタ及び被デバ
ッグレジスタと、前記判定回路から出力される選択信号
及びレジスタへのアクセス方式に応答して前記両レジス
タの読出し・書込みを制御するレジスタ制御回路とを有
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図であり
、第２図は第１−図に示すレジスタ制御回路］０２の回
路図である。本実施例においては、従来例で説明した被
デバツグレジスタとして機能するレジスタ部を、被デバ
ツグ用のレジスタである被デバツグレジスタ１０４と、
デバッグプログラム実行用のレジスタであるデバッグレ
ジスタ１０５にわけ、これら２つのレジスタの選択を制
御するレジスタ制御回路１０２を設けている。
、第２図は第１−図に示すレジスタ制御回路］０２の回
路図である。本実施例においては、従来例で説明した被
デバツグレジスタとして機能するレジスタ部を、被デバ
ツグ用のレジスタである被デバツグレジスタ１０４と、
デバッグプログラム実行用のレジスタであるデバッグレ
ジスタ１０５にわけ、これら２つのレジスタの選択を制
御するレジスタ制御回路１０２を設けている。
以下にスーパーバイザ処理中のデバッグレジスタ１０５
のアクセス動作について説明する。スーパーバイザに引
込む為の割込み要求信号であるＳＶＩ ＲＱがアクティ
ブになると、スーパーバイザ処理中である事を示す信号
ＳＶＭＯＤがスーパーバイザモード判定回路］、 ０１
より出力される。
のアクセス動作について説明する。スーパーバイザに引
込む為の割込み要求信号であるＳＶＩ ＲＱがアクティ
ブになると、スーパーバイザ処理中である事を示す信号
ＳＶＭＯＤがスーパーバイザモード判定回路］、 ０１
より出力される。
ＳＶＭＯＤの信号を受けて、命令実行回路］００はスー
パーバイザ処理に移行し、ＰＣ及びＰＳＷの値をＩＥ上
のメモリに退避する。
パーバイザ処理に移行し、ＰＣ及びＰＳＷの値をＩＥ上
のメモリに退避する。
最初に退避後のＩＥＪ：、のデバッグプログラムを実行
中に、内蔵ＲＡＭ又はアト１／ス判別することにより、
メモリの一部としてアクセスするレジスタに対してアク
セスする命令ではなく、特別なメモリとしてレジスタを
アクセス命令（以下レジスタアクセス命令と記す。）を
実行した場合を考える。レジスタアクセス命令において
、デバッグレジスタ１０５をライトする時は、命令実行
回路１００が被デバツグレジスタ１０５をライトする信
号であるＲＥＧＷＲを出力するとともに、アドレスバス
２００に対応するアドレスをデータバス２０１に出力す
る。
中に、内蔵ＲＡＭ又はアト１／ス判別することにより、
メモリの一部としてアクセスするレジスタに対してアク
セスする命令ではなく、特別なメモリとしてレジスタを
アクセス命令（以下レジスタアクセス命令と記す。）を
実行した場合を考える。レジスタアクセス命令において
、デバッグレジスタ１０５をライトする時は、命令実行
回路１００が被デバツグレジスタ１０５をライトする信
号であるＲＥＧＷＲを出力するとともに、アドレスバス
２００に対応するアドレスをデータバス２０１に出力す
る。
レジスタ制御回路１０２の論理構成の一例を第２図に示
す。このようなレジスタ制御回路１０２は、ＲＥＧＷＲ
を受は取ると、スーパーバイザ処理中のレジスタアクセ
ス命令でのレジスタ参照であると判断し、デバッグレジ
スタ１０５をライトする信号であるＤ ＲＥ Ｇ Ｄ
Ｗ Ｒをアクティブにする。従って、デバッグレジスタ
１０５はアドレスとＤ ＲＥ Ｇ Ｄ Ｗ Ｒによりデ
ータがライ）・される事になる。
す。このようなレジスタ制御回路１０２は、ＲＥＧＷＲ
を受は取ると、スーパーバイザ処理中のレジスタアクセ
ス命令でのレジスタ参照であると判断し、デバッグレジ
スタ１０５をライトする信号であるＤ ＲＥ Ｇ Ｄ
Ｗ Ｒをアクティブにする。従って、デバッグレジスタ
１０５はアドレスとＤ ＲＥ Ｇ Ｄ Ｗ Ｒによりデ
ータがライ）・される事になる。
デバッグレジスタ１．０５をリードする時は、命令実行
回路１００が被デバッグレジスタ１．０４をリードする
信号であるＲ、ＥＧＲＤを出力するとともに、アドレス
バス２００にアドレスを出力する。Ｒ，ＥＧＲＤを受は
取ったレジスタ制御回路１０２はスーパーバイザ処理中
のレジスタアクセス命令でのレジスタ参照と判断し、デ
バッグレジスタ１０５をリードする信号であるＤＲＥＧ
ＤＲＤをアクティブにする。デバッグレジスタ１．０５
がアドレスとＤＲＥＧＤＲＤによりデータをデータバス
２０１に出力すると、命令実行回路１． ＯＯがデータ
バス２０１上のデータを受は取り、リードが終了する。
回路１００が被デバッグレジスタ１．０４をリードする
信号であるＲ、ＥＧＲＤを出力するとともに、アドレス
バス２００にアドレスを出力する。Ｒ，ＥＧＲＤを受は
取ったレジスタ制御回路１０２はスーパーバイザ処理中
のレジスタアクセス命令でのレジスタ参照と判断し、デ
バッグレジスタ１０５をリードする信号であるＤＲＥＧ
ＤＲＤをアクティブにする。デバッグレジスタ１．０５
がアドレスとＤＲＥＧＤＲＤによりデータをデータバス
２０１に出力すると、命令実行回路１． ＯＯがデータ
バス２０１上のデータを受は取り、リードが終了する。
また、ＳＶＭＯＤがインアクティブならば、ＲＥＧＲＤ
あるいはＲＥ Ｇ Ｗ Ｒを受は取ったレジスタ制御回
路１０２は被デバッグレジスタ１．０４をリードする信
号であるＲＥＧＤＲＤあるいは被デバツグレジスタ１０
４をライトする信号であるＲＥＧＤＷＲを出力し、被デ
バツグレジスタ１０４をアクセスする。
あるいはＲＥ Ｇ Ｗ Ｒを受は取ったレジスタ制御回
路１０２は被デバッグレジスタ１．０４をリードする信
号であるＲＥＧＤＲＤあるいは被デバツグレジスタ１０
４をライトする信号であるＲＥＧＤＷＲを出力し、被デ
バツグレジスタ１０４をアクセスする。
次にスーパーバイザ処理中に被デバツグレジスタ１０４
をアクセスする時の動作を説明する。スーパーバイザ中
に内蔵ＲＡＭ１０３と被デバツグレジスタ１０４をアク
セスする命令（以下内部ＲＡＭアクセス命令と記す。）
が実行されると、命令実行回路１００は内蔵ＲＡＭ１０
３と被デバツグレジスタ１０４をリードする信号である
ＲＡＭＲＤあるいは内蔵ＲＡＭ１０３と被デバツグレジ
スタ１０４をライトする信号であるＲＡＭＷＲをアクテ
ィブにする。この時、アドレス判別の結果、被デバツグ
レジスタ１０４をアクセスすると判断しノご場合、内部
ＲＡＭアクセス命令でレジスタをアクセスする事を示す
信号であるＲＥＧＡをアクティブにする。レジスタ制御
回路１０２はこれに応答してＲＥＧＤＲＤあるいはＲＥ
ＧＤｗＲをアクティブにし、被デバツグレジスタ１０４
をアクセスする。
をアクセスする時の動作を説明する。スーパーバイザ中
に内蔵ＲＡＭ１０３と被デバツグレジスタ１０４をアク
セスする命令（以下内部ＲＡＭアクセス命令と記す。）
が実行されると、命令実行回路１００は内蔵ＲＡＭ１０
３と被デバツグレジスタ１０４をリードする信号である
ＲＡＭＲＤあるいは内蔵ＲＡＭ１０３と被デバツグレジ
スタ１０４をライトする信号であるＲＡＭＷＲをアクテ
ィブにする。この時、アドレス判別の結果、被デバツグ
レジスタ１０４をアクセスすると判断しノご場合、内部
ＲＡＭアクセス命令でレジスタをアクセスする事を示す
信号であるＲＥＧＡをアクティブにする。レジスタ制御
回路１０２はこれに応答してＲＥＧＤＲＤあるいはＲＥ
ＧＤｗＲをアクティブにし、被デバツグレジスタ１０４
をアクセスする。
また、内部ＲＡＭアクセス命令実行の時は、命令実行回
路１００がアドレス判別の結果、内蔵ＲＡＭ１０３をア
クセスすると判断し、内部ＲＡＭアクセス命令で内蔵Ｒ
，Ａ Ｍ １．０３をアクセスする事を示す信号である
Ｒ、 Ａ、 Ｍ Ａをアクティブにし、ＲＥＧＡをイン
アクティブにする。レジスタ制御回路１０２は、内蔵Ｒ
Ａ、 Ｍをリードする信号であるＲ、 Ａ Ｍ Ｄ Ｒ
Ｄあるいは内蔵ＲＡＭをライトする信号であるＲＡＭＤ
ＷＲをアクティブにし、内蔵Ｒ，Ａ Ｍ １．０３をア
クセスする。
路１００がアドレス判別の結果、内蔵ＲＡＭ１０３をア
クセスすると判断し、内部ＲＡＭアクセス命令で内蔵Ｒ
，Ａ Ｍ １．０３をアクセスする事を示す信号である
Ｒ、 Ａ、 Ｍ Ａをアクティブにし、ＲＥＧＡをイン
アクティブにする。レジスタ制御回路１０２は、内蔵Ｒ
Ａ、 Ｍをリードする信号であるＲ、 Ａ Ｍ Ｄ Ｒ
Ｄあるいは内蔵ＲＡＭをライトする信号であるＲＡＭＤ
ＷＲをアクティブにし、内蔵Ｒ，Ａ Ｍ １．０３をア
クセスする。
次に、内蔵ＲＡＭや被デバツグレジスタ１０４やプログ
ラム、データ用のメモリ等の全てのメモリ空間をアクセ
スできる命令（以下メモリアクセス命令と記す。）が実
行されたことを考える。命令実行回路１００は、全ての
メモリ空間を対象としたリードを示ず信号であるＭＥＭ
ＲＤあるいは全てのメモリ空間を対象としたライトを示
す信号であるＭＥＭＷＲをアクティブにするとともに、
アドレス判別の結果、被デバツグレジスタ］０４をアク
セスすると判断した場合、メモリアクセス命令で、被デ
バッグレジスタ１０４をアクセスする事を示す信号であ
るＲＥＧＡＣをアクティブにする。レジスタ制御回路１
０２はＲＥＧＤＲＤあるいはＲＥＧＤＷＲをアクティブ
にし、被デバツグレジスタ１０４を参照する。
ラム、データ用のメモリ等の全てのメモリ空間をアクセ
スできる命令（以下メモリアクセス命令と記す。）が実
行されたことを考える。命令実行回路１００は、全ての
メモリ空間を対象としたリードを示ず信号であるＭＥＭ
ＲＤあるいは全てのメモリ空間を対象としたライトを示
す信号であるＭＥＭＷＲをアクティブにするとともに、
アドレス判別の結果、被デバツグレジスタ］０４をアク
セスすると判断した場合、メモリアクセス命令で、被デ
バッグレジスタ１０４をアクセスする事を示す信号であ
るＲＥＧＡＣをアクティブにする。レジスタ制御回路１
０２はＲＥＧＤＲＤあるいはＲＥＧＤＷＲをアクティブ
にし、被デバツグレジスタ１０４を参照する。
また、メモリアクセス命令実行の時、命令実行回路１０
０がアドレス判別の結果、内蔵ＲＡＭ１０３をアクセス
すると判断した場合、メモリアクセス命令で内蔵ＲＡＭ
１０３をアクセスする事を示す信号であるＲＡＭＡＣを
アクティブにし、ＲＥＧＡＣをインアクティブにする。
０がアドレス判別の結果、内蔵ＲＡＭ１０３をアクセス
すると判断した場合、メモリアクセス命令で内蔵ＲＡＭ
１０３をアクセスする事を示す信号であるＲＡＭＡＣを
アクティブにし、ＲＥＧＡＣをインアクティブにする。
レジスタ制御回路１０２はＲＡＭＤＲＤあるいはＲＡＭ
ＤｗＲをアクティブにし、１０３内蔵ＲＡＭ１．０３を
アクセスする。
ＤｗＲをアクティブにし、１０３内蔵ＲＡＭ１．０３を
アクセスする。
以上説明したように、ＳＶＭＯＤとレジスタへのアクセ
ス方式の組合せにより被デバツグレジスタ１０４とデバ
ッグレジスタ１．０５のアクセスを制御する事が可能と
なり、スーパーバイザの時に被デバツグレジスタの内容
を退避することなくデ］０ バッグレジスタ１．０５をアクセスする事ができる。
ス方式の組合せにより被デバツグレジスタ１０４とデバ
ッグレジスタ１．０５のアクセスを制御する事が可能と
なり、スーパーバイザの時に被デバツグレジスタの内容
を退避することなくデ］０ バッグレジスタ１．０５をアクセスする事ができる。
以上説明したように本発明はデバッグプログラムを実行
中である事を判定するスーパーバイザモード判定回路と
、デパックプログラムが使用するデバッグレジスタと、
被デバツグプログラムが使用する被デバツグレジスタと
、スーパーバイザモード判定回路から出力される選択信
号とレジスタへのアクセス方式により両レジスタの読出
し、書込みを制御するレジスタ制御回路とを存する事に
より、スーパーバイザモードに入った時に、ＩＥ上のデ
バッグプログラムで被デバツグレジスタの内容を退避す
る必要がなくなるという効果がある。
中である事を判定するスーパーバイザモード判定回路と
、デパックプログラムが使用するデバッグレジスタと、
被デバツグプログラムが使用する被デバツグレジスタと
、スーパーバイザモード判定回路から出力される選択信
号とレジスタへのアクセス方式により両レジスタの読出
し、書込みを制御するレジスタ制御回路とを存する事に
より、スーパーバイザモードに入った時に、ＩＥ上のデ
バッグプログラムで被デバツグレジスタの内容を退避す
る必要がなくなるという効果がある。
第１図は本発明の一実施例を示ずブロック図、第２図は
第１図に示すレジスタ制御回路の回路図、第３図は従来
のエバチップのブロック図である。 １００・・・命令実行回路、１０］・・・スーパーバイ
ザモード判定回路、１０２・・・レジスタ制御回路、１
０３・・・内蔵Ｒ，Ａ Ｍ、１０４・・・被デバッグレ
ジスタ、１０５・・・デバッグレジスタ、２００・・・
アドレスバス、２０］・・・データバス、ＭＥＭＲＤ・
・・全てのメモリ空間を対象としたリードを示す信号、
ＭＥＭＷＲ・・・全てのメモリ空間を対象としたライ１
へを示す信号、ＲＡ、 Ｍ Ａ Ｃ・・・メモリアクセ
ス命令でレジスタをアクセスする事を示ず信号、ＲＡＭ
ＲＤ・・・内蔵ＲＡＭと被デバツグレジスタをリードす
る信号、ＲＡＭＷＲ・・・内蔵ＲＡＭと被デバツグレジ
スタをライトする信号、ＲＡ、 Ｍ Ａ・・・内部ＲＡ
Ｍアクセス命令で内蔵ＲＡＭをアクセスする事を示す信
号、Ｒ，Ｅ Ｇ Ａ Ｃ・・・メモリアクセス命令で被
デバツグレジスタをアクセスする事を示す信号、ＲＥＧ
Ａ・・・内部ＲＡＭアクセス命令で被デバツグレジスタ
をアクセスする事を示す信号、ＲＥＧＲＤ・・・命令実
行回路が被デバツグレジスタをリードする信号、Ｒ，Ｅ
Ｇ Ｗ Ｒ・・・命令実行回路が被デバツグレジスタ
をライＩ−する信号、ＲＡＭＤＲＤ・・・内蔵ＲＡＭを
リードする信号、ＲＡＭＤＷＲ・・・内蔵ＲＡＭをライ
トする信号、ＲＥＧＤＲＤ・・・被デバツグレジスタを
リードする信号、ＲＥＧＤＷＲ・・被デバッグレジスタ
をライトする信号、ＤＲＥＧＤＲＤ・・・デバッグレジ
スタをリードする信号、Ｄ Ｒ。 Ｅ Ｇ Ｄ Ｗ Ｒ，・・・デバッグレジスタをライト
する信号、ＳＶＩ ＲＱ・・・スーパーバイザに引込む
為の割込み要求信号、ＳＶＭＯＤ・・・スーパーバイサ
中である事を示す信号。
第１図に示すレジスタ制御回路の回路図、第３図は従来
のエバチップのブロック図である。 １００・・・命令実行回路、１０］・・・スーパーバイ
ザモード判定回路、１０２・・・レジスタ制御回路、１
０３・・・内蔵Ｒ，Ａ Ｍ、１０４・・・被デバッグレ
ジスタ、１０５・・・デバッグレジスタ、２００・・・
アドレスバス、２０］・・・データバス、ＭＥＭＲＤ・
・・全てのメモリ空間を対象としたリードを示す信号、
ＭＥＭＷＲ・・・全てのメモリ空間を対象としたライ１
へを示す信号、ＲＡ、 Ｍ Ａ Ｃ・・・メモリアクセ
ス命令でレジスタをアクセスする事を示ず信号、ＲＡＭ
ＲＤ・・・内蔵ＲＡＭと被デバツグレジスタをリードす
る信号、ＲＡＭＷＲ・・・内蔵ＲＡＭと被デバツグレジ
スタをライトする信号、ＲＡ、 Ｍ Ａ・・・内部ＲＡ
Ｍアクセス命令で内蔵ＲＡＭをアクセスする事を示す信
号、Ｒ，Ｅ Ｇ Ａ Ｃ・・・メモリアクセス命令で被
デバツグレジスタをアクセスする事を示す信号、ＲＥＧ
Ａ・・・内部ＲＡＭアクセス命令で被デバツグレジスタ
をアクセスする事を示す信号、ＲＥＧＲＤ・・・命令実
行回路が被デバツグレジスタをリードする信号、Ｒ，Ｅ
Ｇ Ｗ Ｒ・・・命令実行回路が被デバツグレジスタ
をライＩ−する信号、ＲＡＭＤＲＤ・・・内蔵ＲＡＭを
リードする信号、ＲＡＭＤＷＲ・・・内蔵ＲＡＭをライ
トする信号、ＲＥＧＤＲＤ・・・被デバツグレジスタを
リードする信号、ＲＥＧＤＷＲ・・被デバッグレジスタ
をライトする信号、ＤＲＥＧＤＲＤ・・・デバッグレジ
スタをリードする信号、Ｄ Ｒ。 Ｅ Ｇ Ｄ Ｗ Ｒ，・・・デバッグレジスタをライト
する信号、ＳＶＩ ＲＱ・・・スーパーバイザに引込む
為の割込み要求信号、ＳＶＭＯＤ・・・スーパーバイサ
中である事を示す信号。
Claims (1)
- 所定のプログラムを実行中である事を判定する判定回路
と、前記プログラムが使用するデバッグレジスタ及び被
デバッグレジスタと、前記判定回路から出力される選択
信号及びレジスタへのアクセス方式に応答して前記両レ
ジスタの読出し・書込みを制御するレジスタ制御回路と
を有することを特徴とするシングルチップマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185802A JPH0477883A (ja) | 1990-07-13 | 1990-07-13 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185802A JPH0477883A (ja) | 1990-07-13 | 1990-07-13 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477883A true JPH0477883A (ja) | 1992-03-11 |
Family
ID=16177146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185802A Pending JPH0477883A (ja) | 1990-07-13 | 1990-07-13 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477883A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193838A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | デバッグ用マイクロプロセッサ |
| JPH0277848A (ja) * | 1988-06-10 | 1990-03-16 | Nec Corp | マイクロコンピュータ |
| JPH02110739A (ja) * | 1988-10-20 | 1990-04-23 | Yamaha Corp | マルチタスク用中央処理装置 |
-
1990
- 1990-07-13 JP JP2185802A patent/JPH0477883A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193838A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | デバッグ用マイクロプロセッサ |
| JPH0277848A (ja) * | 1988-06-10 | 1990-03-16 | Nec Corp | マイクロコンピュータ |
| JPH02110739A (ja) * | 1988-10-20 | 1990-04-23 | Yamaha Corp | マルチタスク用中央処理装置 |
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