JPH0193838A - デバッグ用マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデバッグ用マイクロプロセッサに関する。より
詳細には、特に割込み処理を効率よく処理することので
きる新規なデバッグ用マイクロプロセッサの構成に関す
る。

従来の技術 一般にインサーキットエミュレータではユーザプログラ
ムのエミュレーションからモニタプログラムへの移行は
エミュレーションｃＰＵへのスーパバイザ割込みによっ
て行っている。

従来エミュレーションＣＰＵとして用いているデバッグ
用マイクロプロセッサの構成を第３図に示す。

第４図に示すように、このマイクロプロセッサでは、ス
ーパバイザ割込み要求を受けて割込み処理に移るときに
、主レジスタ４の内容の一部を外部メモリ上のスタック
エリアに退避する。

このようなデバッグ用マイクロプロセッサの割込み処理
に移る際のシーケンスの一例は、以下の（ａ）に示すよ
うなものである。

（（ｓｐ−１，５ｐ−２）←ＰＳＷ 即ち、プログラムステータスワードｐｓｗ、プログラム
セグメントレジスタＰＳ、プログラムカウンタＰＣを、
スタックポインタＳＰが示すメモリ上のスタックエリア
に退避し、割込みベクタが示すアドレスの割込み処理に
移る。

また、割込み処理終了時の復帰命令では、以下のら）に
示すように、スタック上からＰ’Ｃ５ＰＳ。

ＰＳ’ｖＶに値を復帰する。

発明が解決しようとする問題点 上述のようなインサーキットエミュレータでは、エミュ
レーション中は、マイクロプロセッサの全メモリ空間を
ユーザに開放しなければならず、−方、モニタプログラ
ム中は、ユーザメモリをすべて保存しなくてはならない
。従って、上述の（ａ）並びに（ｂ）に示すように、ユ
ーザプログラムエミュレーション中には、ユーザメモリ
２２に、モニタプログラム中ではオルタネ−トメモリ２
３に切り換えて使用している。

即ち、従来のデバッグ用マイクロプロセッサでは、スー
パバイザ割込み要求によってユーザプログラムエミュレ
ーションからモニタプログラムに移行するときに、ｐｓ
ｗ、ｐ−５ＳｐｃをＳＰが示すメモリ上のスタックエリ
アに退避する。しかしながら、このときのＳＰはユーザ
のスタックエリアを指しているので、オルタネ−トメモ
リ２３のレジスタ退避領域２５を指定するようにする必
要がある。また、レジスタ退避時にはマイクロプロセッ
サのアドレスバスからスタックポインタＳＰのアドレス
が出力されるが、このアドレスではなく、オルタネ−ト
メモリ２３上のレジスタ退避領域２５を示すアドレスを
メモリに与えなくてはならない。

同様に割込み処理からの復帰命令でモニタプログラムか
らユーザプログラムエミュレーションに戻る場合にもア
ドレスを切り換えてオルタネ−トメモリ２３の退避領域
２５からレジスタに値を復帰し、ユーザプログラムを再
開する。

従って、第５図に示すように、デバッグ中のマイクロプ
ロセッサ２８のアドレスバス３４と、退避アドレス３２
とを切り換えるためのアドレスセレクタ３１並びにタイ
ミング制御回路３３が必要となり、割込み制御が非常に
煩雑になる。

そこで、本発明は、アドレスセレクタを省き、タイミン
グ制御を簡略化することを目的としている。

問題点を解決するための手段 即ち、本発明に従って、外部からのスーパバイザ割込み
命令により割込み処理を実行する機能を有するデバッグ
用マイクロプロセッサにおいて、前記スーパバイザ割込
み処理実行時にマイクロプロセッサ内部のレジスタの内
容を保持するための退避用レジスタと、前記退避用レジ
スタへの保持データの退避並びに復帰命令による退避用
レジスタからの保持データの復帰を制御する制御回路と
を備え、割込み処理中に退避用レジスタをアクセスする
ことができるように構成されていることを特徴とするデ
バッグ用マイクロプロセッサが提供される。

以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら制限するものではない。

実施例 第１図は本発明の一実施例の構成を示すブロック図であ
る。尚、第３図に示した従来のデバッグ用マイクロプロ
セッサと同じ構成要素については、同じ参照番号を付し
ている 本発明によるデバッグ用マイクロプロセッサでは、第１
図に示すように、主レジスタ４とは別に、退避用レジス
タ５が設けられている。

即ち、第２図に示すように、主レジスタ４をアキュムレ
ータＡＷ４、プログラムステータスワードＰＳＷ１５、
プログラムセグメントレジスタＰＳ１６、プログラムカ
ウンタＰＣ１７とする。これらの主レジスタに対して退
避用レジスタ５としてＰＳＷ′１９、ＰＳ’２０、ＰＣ
’２１をそれぞれ設ける。

退避用レジスタ５は割込み処理中には特権命令によって
アクセス可能とし、アキュムレータＡＷ１４との間の転
送を許す。

スーパバイザ割込み要求受は付は時の動作シーケンスを
以下に（Ｃ）として示す。

↑　ＰＣ’　　←ＰＣ 即ち、スーパバイザ割込み２６によりレジスタ制御回路
１３は主レジスタ制御信号２９、退避レジスタ制御信号
３０を用い主レジスタ４のＰＳＷ１５、ＰＳ１６、ＰＣ
ｌ３からそれぞれ退避用レジスタ５のｐｓｗ’１９、Ｐ
Ｓ’２０、ＰＣ’２１へ退避し、割込みベクタを読み出
して、そのアドレスから実行する。

また、割込み処理終了時の復帰命令での動作シーケンス
を（ｄ）として以下に示す。

即ち、復帰命令２７によりレジスタ制御回路１３は主レ
ジスタ制御信号２９、退避用レジスタ制御信号３０を用
い退避用レジスタ５のＰＣ’２１、ＰＳ’２０、ＰＳＷ
′１９から主レジスタ４のＰＣｌ３、ＰＳ１６、ＰＳＷ
１５へとそれぞれ値を復帰する。

このように、本発明によるデバッグ用マイクロプロセッ
サでは、スーパバイザ割込み要求以外の割込み要求にお
けるレジスタの退避はメモリ上のスタックエリアとする
。尚、スーパーバイザ割込みは多重に受は付けないもの
とする。

発明の詳細 な説明したように本発明は、スーパバイザ割込み時のレ
ジスタ退避領域をデバッグ用マイクロプロセッサ内部に
設けることによって、ユーザプログラムエミュレーショ
ンからモニタプログラムおよびモニタプログラムからユ
ーザプログラムエミュレーションへの移行に際して外部
のスタックエリアに対するアクセスを一切行わない。

このことによって従来必要となっていた退避領域ヘアド
レスを切り換える回路が不要となり、メモリ切り換え回
路を簡略化できる。

【図面の簡単な説明】

第１図は、本発明によるデバッグ用マイクロプロセッサ
の構成を示すブロック図であり、第２図は、第１図に示
したレジスタの構成の詳細図であり、 第３図は、従来のデバッグ用マイクロプロセッサの構成
を示すブロック図であり、 第４図は、従来のインサーキットエミュレータにおける
メモリ構成を示す図であり、 第５図は、従来のインサーキットエミュレータへのメモ
リ制御回路の構成を示すブロック図である。 〔主な参照番号〕 １・・・デバッグ用マイクロプロセッサ、２・・・ＡＬ
Ｕ。 ３・・・データバス制御、 ４・・・主レジスタ、 ５・・・退避用レジスタ、 ６・・・アドレス制御、 ７・・・命令レジスタ、 ８・・・命令デコード・ＣＰＵ制御、 ９・・・内部データバス、 １０・・・アドレスバス、 １１・・・データバス、 １２・・・制御信号、 １３・・・レジスタ制御回路、 １４・・・アキュムレータＡＷ。 １５・・・プログラムステータスワードＰＳＷ。 １６・・・プログラムセグメントレジスタＰＳ。 １７・・・プログラムカウンタＰＣ。 １９・・・ＰＳＷ’　　、 ２０・・・ＰＳ’　　、 ２１・・・ＰＣ′　　、 ２２・・・ユーヂメモリ、 ２３・・・オルタネ−トメモリ、 ２４・・・モニタプログラム、 ２５・・・レジスタ退避領域、 ２６・・・スーパバイザ割込み、 ２７・・・復帰命令、 ２８・・・デバッグ用マイクロプロセッサ、２９・・・
主レジスタ制御信号 ３０・・・退避用レジスタ制御信号 ３１・・・アドレスセレクタ ３２・・・退避アドレス、 ３３・・・タイミング制御、 ３４・・・アドレスバス、 ３５・・・制御信号、 ３６・・・アドレスセレクト信号、 ３７・・・メモリセレクト信号

Claims (1)

1. 【特許請求の範囲】 外部からのスーパバイザ割込み命令により割込み処理を
   実行する機能を有するデバッグ用マイクロプロセッサに
   おいて、 前記スーパバイザ割込み処理実行時にマイクロプロセッ
   サ内部のレジスタの内容を保持するための退避用レジス
   タと、前記退避用レジスタへの保持データの退避並びに
   復帰命令による退避用レジスタからの保持データの復帰
   を制御する制御回路とを備え、割込み処理中に退避用レ
   ジスタをアクセスすることができるように構成されてい
   ることを特徴とするデバッグ用マイクロプロセッサ。