JPS6349846A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6349846A JPS6349846A JP61192753A JP19275386A JPS6349846A JP S6349846 A JPS6349846 A JP S6349846A JP 61192753 A JP61192753 A JP 61192753A JP 19275386 A JP19275386 A JP 19275386A JP S6349846 A JPS6349846 A JP S6349846A
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- JP
- Japan
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- processing
- software interrupt
- routine
- software
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- Pending
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- 239000013598 vector Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract 5
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 102000003712 Complement factor B Human genes 0.000 description 3
- 108090000056 Complement factor B Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 101100189060 Arabidopsis thaliana PROC1 gene Proteins 0.000 description 1
- 102100023877 E3 ubiquitin-protein ligase RBX1 Human genes 0.000 description 1
- 101001111722 Homo sapiens E3 ubiquitin-protein ligase RBX1 Proteins 0.000 description 1
- 101000574654 Homo sapiens GTP-binding protein Rit1 Proteins 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、種々の命令およびデータを解析して、プロ
グラムを実行する演算処理装置に関するものである。
グラムを実行する演算処理装置に関するものである。
従来、この種の演算処理装置、すなわち中央処理装置（
ＣＰＵ）において、ソフトウェア割込処理（ンフ）ＩＲ
Ｑ処理）は下記のように実行されていた。 ・ まず、プログラムはＣＰＵのメモリ空間に設けられるＩ
ＲＱへフタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱベクタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内でハード的に固
定となっている。
ＣＰＵ）において、ソフトウェア割込処理（ンフ）ＩＲ
Ｑ処理）は下記のように実行されていた。 ・ まず、プログラムはＣＰＵのメモリ空間に設けられるＩ
ＲＱへフタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱベクタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内でハード的に固
定となっている。
例えば第６図に示したように、ソフトウェア割込み要因
Ａのベクタは「Ｏ」番地、ソフトウェア割込み要因Ｂの
ベクタは「４」とし、各要因処理のアドレスを「０」ま
たは「４」番地に書き込んでおき、ＣＰＵをソフトウェ
ア割込可能な状態にしておく。この状態で、ソフトウェ
ア割込み要因Ｂが発生すると、ＣＰＵは現在のプログラ
ムカウンタ、各種レジスタを保存し、「４」番地の内容
を新しいプログラムカウンタとする。従って、ソフトウ
ェア割込み要因Ｂのプログラムが実行され、処理終了コ
マンド、例えばｉ ＲＥＴ命令を実行すると、ＣＰＵは
保存してあったプログラムカウンタおよび各種レジスタ
を復帰させる。
Ａのベクタは「Ｏ」番地、ソフトウェア割込み要因Ｂの
ベクタは「４」とし、各要因処理のアドレスを「０」ま
たは「４」番地に書き込んでおき、ＣＰＵをソフトウェ
ア割込可能な状態にしておく。この状態で、ソフトウェ
ア割込み要因Ｂが発生すると、ＣＰＵは現在のプログラ
ムカウンタ、各種レジスタを保存し、「４」番地の内容
を新しいプログラムカウンタとする。従って、ソフトウ
ェア割込み要因Ｂのプログラムが実行され、処理終了コ
マンド、例えばｉ ＲＥＴ命令を実行すると、ＣＰＵは
保存してあったプログラムカウンタおよび各種レジスタ
を復帰させる。
このような動作を実行するＣＰＵにおいて、予期しない
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでそ
のソフトウェア割込が発生する状態が起こると、プログ
ラムは異常動作を行う。
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでそ
のソフトウェア割込が発生する状態が起こると、プログ
ラムは異常動作を行う。
従来、このような状態で異常の原因を追及するのは非常
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状態の解析が行えない問題点が
あった。
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状態の解析が行えない問題点が
あった。
この発明に係る演算処理装置は、任意のソフトウェア割
込み要因発生毎に、メモリエリアの特定のアドレスに格
納される値をベクタ値とする同一処理ルーチンに処理を
移行させ、同一処理ルーチン処理終了後、任意のソフト
ウェア割込み要因が指示するソフトウェア割込処理へ移
行させるソフトウェア実行制御手段を設けたものである
。
込み要因発生毎に、メモリエリアの特定のアドレスに格
納される値をベクタ値とする同一処理ルーチンに処理を
移行させ、同一処理ルーチン処理終了後、任意のソフト
ウェア割込み要因が指示するソフトウェア割込処理へ移
行させるソフトウェア実行制御手段を設けたものである
。
この発明においては、任意のソフトウェア割込み要因が
発生する毎に、ソフトウェア実行制御手段がメモリエリ
アの特定のアドレスに格納される値をベクタ値とする同
一処理ルーチンに必ず処理を移行させ、同一処理ルーチ
ン処理終了後、任意のソフトウェア割込み要因が指示す
るソフトウェア割込処理へ移行させる。
発生する毎に、ソフトウェア実行制御手段がメモリエリ
アの特定のアドレスに格納される値をベクタ値とする同
一処理ルーチンに必ず処理を移行させ、同一処理ルーチ
ン処理終了後、任意のソフトウェア割込み要因が指示す
るソフトウェア割込処理へ移行させる。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するブロック図であり、１は汎用レジスタアレイ
で、各種のレジスタで構成されている。２は算術論理演
算器（ＡＬＵ）で、データバス３または汎用レジスタア
レイ１に保持されるデータの論理演算を実行する。４は
メモリで、メモリ制御回路５が各アドレスに書き込まれ
たデータの読み出しを制御している。６はプログラムカ
ウンタで、次に実行する命令を順次指示して行く。７は
命令レジスタで、データバス３を介して授受した命令コ
ードを保持する。８は命令デコーダで、命令レジスタ７
に保持された命令コードを解析して制御回路９に解析し
た命令を転送する。
を説明するブロック図であり、１は汎用レジスタアレイ
で、各種のレジスタで構成されている。２は算術論理演
算器（ＡＬＵ）で、データバス３または汎用レジスタア
レイ１に保持されるデータの論理演算を実行する。４は
メモリで、メモリ制御回路５が各アドレスに書き込まれ
たデータの読み出しを制御している。６はプログラムカ
ウンタで、次に実行する命令を順次指示して行く。７は
命令レジスタで、データバス３を介して授受した命令コ
ードを保持する。８は命令デコーダで、命令レジスタ７
に保持された命令コードを解析して制御回路９に解析し
た命令を転送する。
制御回路９はプログラムカウンタ６の内容を順次更新し
ながら各命令に応じたデータ処理を実行させる。１０は
この発明のソフトウェア実行制御手段を兼ねるソフトウ
ェア割込制御回路で、命令デコーダ８から出力されるメ
モリ４に書き込まれた命令のオペレーションコード、例
えばＳＷｉに応じてソフトウェア割込要求を認識し、オ
ペレージ１ンコードＳＷｉのオペランドに応じてベクタ
テーブルアドレスを演算し、内部ラッチに該当するアド
レスを保持した後、同一処理ルーチンへ処理を移行させ
、同一処理ルーチン処理終了後、ラッチに保持されるア
ドレス、すなわちソフトウェア割込ルーチンへ処理を移
行させる。
ながら各命令に応じたデータ処理を実行させる。１０は
この発明のソフトウェア実行制御手段を兼ねるソフトウ
ェア割込制御回路で、命令デコーダ８から出力されるメ
モリ４に書き込まれた命令のオペレーションコード、例
えばＳＷｉに応じてソフトウェア割込要求を認識し、オ
ペレージ１ンコードＳＷｉのオペランドに応じてベクタ
テーブルアドレスを演算し、内部ラッチに該当するアド
レスを保持した後、同一処理ルーチンへ処理を移行させ
、同一処理ルーチン処理終了後、ラッチに保持されるア
ドレス、すなわちソフトウェア割込ルーチンへ処理を移
行させる。
第２図は第１図に示した演算処理装置のベクタテーブル
を説明する模式図であり、１１はアドレス情報で、固定
アドレス「０」に同一処理用ベクタが割り付けられ、ア
ドレス「４」以降にソフトウェア割込用ベクタが割り付
けられた状態を示しである。なお、ベクタは４バイトで
構成されている。
を説明する模式図であり、１１はアドレス情報で、固定
アドレス「０」に同一処理用ベクタが割り付けられ、ア
ドレス「４」以降にソフトウェア割込用ベクタが割り付
けられた状態を示しである。なお、ベクタは４バイトで
構成されている。
第３図（ａ）、（ｂ）は第１図に示したメモリ４に格納
されたソフトウェア割込プログラムおよび同一処理プロ
グラムの一例を示す模式図であり、同図（ａ）において
、２１はプログラム本体、３１は命令行で、同一処理ル
ーチン、例えばＰＲＯＣ１のベクタテーブル「０」を設
定している。３２は命令性で、ソフトウェア割込ルーチ
ン３５、例えば５Ｗｉ２のベクタテーブル「８」を設定
している。
されたソフトウェア割込プログラムおよび同一処理プロ
グラムの一例を示す模式図であり、同図（ａ）において
、２１はプログラム本体、３１は命令行で、同一処理ル
ーチン、例えばＰＲＯＣ１のベクタテーブル「０」を設
定している。３２は命令性で、ソフトウェア割込ルーチ
ン３５、例えば５Ｗｉ２のベクタテーブル「８」を設定
している。
同図（ｂ）において、３３は同一処理プログラムで、命
令性３１で指示されたプログラムである。３４は命令性
で、同一処理プログラム３３の終了後、ソフトウェア割
込処理ルーチンへ分岐する。
令性３１で指示されたプログラムである。３４は命令性
で、同一処理プログラム３３の終了後、ソフトウェア割
込処理ルーチンへ分岐する。
次に第４図および第５図を参照しながらこの発明による
ソフトウェア割込処理動作について説明する。
ソフトウェア割込処理動作について説明する。
第４図は第３図（ａ）に示した命令性３１゜３２で設定
されたベクタを説明する模式図であり、４１は前記メモ
リ４に格納されるアドレス情報で、命令性３１で設定さ
れたベクタ「０」により設定される同一処理ルーチンＰ
ＲＯＣ１の開始アドレスが格納されている。４２は前記
メモリ４に格納されるアドレス情報で、命令性３２で設
定されたベクタ「８」により設定されるソフトウェア割
込ルーチンの開始アドレスを格納している。
されたベクタを説明する模式図であり、４１は前記メモ
リ４に格納されるアドレス情報で、命令性３１で設定さ
れたベクタ「０」により設定される同一処理ルーチンＰ
ＲＯＣ１の開始アドレスが格納されている。４２は前記
メモリ４に格納されるアドレス情報で、命令性３２で設
定されたベクタ「８」により設定されるソフトウェア割
込ルーチンの開始アドレスを格納している。
第５図はこの発明におるソフトウェア割込処理動作を説
明するためのフローチャートである。なお、（１）〜（
１４）は各ステップを示す。
明するためのフローチャートである。なお、（１）〜（
１４）は各ステップを示す。
制御回路９がメモリ４に格納された第３図（ａ）に示す
命令性３２のオペレーションコードを命令レジスタ７に
フェッチされるのを待機しく１）、フェッチされたら命
令デコーダ８が命令レジスタ７にフェッチされたプログ
ラム命令を解読する（２）。ここで、解読したプログラ
ム命令がソフトウェア割込要求命令かどうかを判断しく
３）、ＮＯならば他の制御に移行しく４）、ＹＥＳなら
ば命令デコーダ８がソフトウェア割込制御回路１０にソ
フトウェア割込要求が発生された旨を通知する（５）。
命令性３２のオペレーションコードを命令レジスタ７に
フェッチされるのを待機しく１）、フェッチされたら命
令デコーダ８が命令レジスタ７にフェッチされたプログ
ラム命令を解読する（２）。ここで、解読したプログラ
ム命令がソフトウェア割込要求命令かどうかを判断しく
３）、ＮＯならば他の制御に移行しく４）、ＹＥＳなら
ば命令デコーダ８がソフトウェア割込制御回路１０にソ
フトウェア割込要求が発生された旨を通知する（５）。
次いで、フェッチ終了を制御回路９に通知する（６）。
次いで、制御回路９が次の命令のフェッチを指示する（
７）。すると、命令性３２のオペランド、例えば「２」
をフェッチし、ソフトウェア割込制御回路１０へ通知す
る（８）。これにより、ソフトウェア割込制御回路１０
がソフトウェア割込が要求されていることを認識し、汎
用レジスタアレイ１とプログラムカウンタ６の退避を制
御回路９に要求する（９）。次いで、制御回路９が汎用
レジスタアレイ１とプログラムカウンタ６を退避させる
とともに（１０）、ソフトウェア割込制御回路１０にそ
の旨を報知する（Ｉｆ）。次いで、ソフトウェア割込制
御回路１０が命令性３２で指示するベクタ「２」のベク
タテーブルアドレス、例えば「８」番地を演算しく１２
）、−時ラッチする。次いで、アドレス「０」の内容を
読み出し、プログラムカウンタ６へ設定する旨を制御回
路９へ通知する（１３）。次いで、制御回路９がその処
理が終了した時点で、次の命令のフェッチを開始する（
１４）。
７）。すると、命令性３２のオペランド、例えば「２」
をフェッチし、ソフトウェア割込制御回路１０へ通知す
る（８）。これにより、ソフトウェア割込制御回路１０
がソフトウェア割込が要求されていることを認識し、汎
用レジスタアレイ１とプログラムカウンタ６の退避を制
御回路９に要求する（９）。次いで、制御回路９が汎用
レジスタアレイ１とプログラムカウンタ６を退避させる
とともに（１０）、ソフトウェア割込制御回路１０にそ
の旨を報知する（Ｉｆ）。次いで、ソフトウェア割込制
御回路１０が命令性３２で指示するベクタ「２」のベク
タテーブルアドレス、例えば「８」番地を演算しく１２
）、−時ラッチする。次いで、アドレス「０」の内容を
読み出し、プログラムカウンタ６へ設定する旨を制御回
路９へ通知する（１３）。次いで、制御回路９がその処
理が終了した時点で、次の命令のフェッチを開始する（
１４）。
が命令フェッチを継続し、命令性３４の命令、工ＪＭＰ
命令を命令レジスタ７を介して命令デコーダ８がフェッ
チする。これによりソフトウェア割込制御回路１０はラ
ッチしてあったアドレスをプログラムカウンタ６へ送出
することを制御回路９に通知する。これにより、ＩＪＭ
Ｐ命令が実行されて１本来のソフトウェア割込ルーチン
３５ヘジヤンプする。
命令を命令レジスタ７を介して命令デコーダ８がフェッ
チする。これによりソフトウェア割込制御回路１０はラ
ッチしてあったアドレスをプログラムカウンタ６へ送出
することを制御回路９に通知する。これにより、ＩＪＭ
Ｐ命令が実行されて１本来のソフトウェア割込ルーチン
３５ヘジヤンプする。
なお、上記実施例ではソフトウェア割込制御回路１０に
ラッチを１つしか設けていないので、多重割込みは禁止
させるように制御している。
ラッチを１つしか設けていないので、多重割込みは禁止
させるように制御している。
以上説明したように、この発明は任意のソフトウェア割
込み要因発生毎に、メモリエリアの特定のアドレスに格
納される値をベクタ値とする同一処理ルーチンに処理を
移行させ、同一処理ルーチン処理終了後、任意のソフト
ウェア割込み要因が指示するソフトウェア割込処理へ移
行させるソフトウェア実行制御手段を設けたので、従来
のソフトウェア割込み処理プログラムを変更することな
く、同一処理ルーチンを付加するという簡単な構成で、
全てのソフトウェア割込み処理発生を監視でき、ソフト
ウェア割込み処理発生のトレ−スおょびデパックのプロ
グラムを省略でき、プログラムサイズを大幅に小さくで
きる優れた利点を有する。
込み要因発生毎に、メモリエリアの特定のアドレスに格
納される値をベクタ値とする同一処理ルーチンに処理を
移行させ、同一処理ルーチン処理終了後、任意のソフト
ウェア割込み要因が指示するソフトウェア割込処理へ移
行させるソフトウェア実行制御手段を設けたので、従来
のソフトウェア割込み処理プログラムを変更することな
く、同一処理ルーチンを付加するという簡単な構成で、
全てのソフトウェア割込み処理発生を監視でき、ソフト
ウェア割込み処理発生のトレ−スおょびデパックのプロ
グラムを省略でき、プログラムサイズを大幅に小さくで
きる優れた利点を有する。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するブロック図、第２図は第１図に示した演算処
理装置のベクタテーブルを説明する模式図、第３図（ａ
）、（ｂ）は第１図に示したメモリに格納されたソフト
ウェア割込プログラムおよび同一処理プログラムの一例
を示す模式図、第４図は第３図（ａ）に示した命令性で
設定されたベクタを説明する模式図、第５図はこの発明
におけるソフトウェア割込処理動作を説明するためのフ
ローチャート、第６図は従来のソフトウェア割込処理動
作を説明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はメモリ、５はメモリ制御回路、６
はプログラムカウンタ、７は命令レジスタ、８は命令デ
コーダ、９は制御回路、１０はソフトウェア割込制御回
路である。 第２図 第３図 第４図 第５図
を説明するブロック図、第２図は第１図に示した演算処
理装置のベクタテーブルを説明する模式図、第３図（ａ
）、（ｂ）は第１図に示したメモリに格納されたソフト
ウェア割込プログラムおよび同一処理プログラムの一例
を示す模式図、第４図は第３図（ａ）に示した命令性で
設定されたベクタを説明する模式図、第５図はこの発明
におけるソフトウェア割込処理動作を説明するためのフ
ローチャート、第６図は従来のソフトウェア割込処理動
作を説明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はメモリ、５はメモリ制御回路、６
はプログラムカウンタ、７は命令レジスタ、８は命令デ
コーダ、９は制御回路、１０はソフトウェア割込制御回
路である。 第２図 第３図 第４図 第５図
Claims (3)
- （１）特定のアドレスによって指示されるメモリエリア
に格納されたベクタ情報に基づいて複数のソフトウェア
割込み処理を実行する演算処理装置において、任意のソ
フトウェア割込み要因発生毎に、前記メモリエリアの特
定のアドレスに格納される値をベクタ値とする同一処理
ルーチンに処理を移行させ、前記同一処理ルーチン処理
終了後、前記任意のソフトウエア割込み要因が指示する
ソフトウェア割込処理へ移行させるソフトウェア実行制
御手段を具備したことを特徴とする演算処理装置。 - （２）同一処理ルーチンは、プログラムトレースルーチ
ンであることを特徴とする特許請求の範囲第（１）項記
載の演算処理装置。 - （３）同一処理ルーチンは、プログラムデバッキングル
ーチンであることを特徴とする特許請求の範囲第（１）
項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192753A JPS6349846A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192753A JPS6349846A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349846A true JPS6349846A (ja) | 1988-03-02 |
Family
ID=16296475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192753A Pending JPS6349846A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349846A (ja) |
-
1986
- 1986-08-20 JP JP61192753A patent/JPS6349846A/ja active Pending
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