JPS6349941A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS6349941A JPS6349941A JP19275486A JP19275486A JPS6349941A JP S6349941 A JPS6349941 A JP S6349941A JP 19275486 A JP19275486 A JP 19275486A JP 19275486 A JP19275486 A JP 19275486A JP S6349941 A JPS6349941 A JP S6349941A
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- JP
- Japan
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- execution
- software
- software interrupt
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Links
- 239000013598 vector Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 102000003712 Complement factor B Human genes 0.000 description 4
- 108090000056 Complement factor B Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、種々の命令およびデータを解析して、プロ
グラムを実行する演算処理装置に関するものである。
グラムを実行する演算処理装置に関するものである。
従来、この種の演算処理装置、すなわち中央処理装置（
ＣＰＵ）において、ソフトウェア割込処理（ソフトＩＲ
Ｑ処理）は下記のように実行されていた。
ＣＰＵ）において、ソフトウェア割込処理（ソフトＩＲ
Ｑ処理）は下記のように実行されていた。
まず、プログラムはＣＰＵのメモリ空間に設けられるＩ
ＲＱベクタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱベクタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内で／Ｘ−ド的に
固定となっている。
ＲＱベクタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱベクタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内で／Ｘ−ド的に
固定となっている。
例えば第６図に示したように、ソフトウェア割込要因Ａ
のベクタは「０」番地、ソフトウェア割込要因Ｂのベク
タは「４」とし、各要因処理のアドレスをｒＱＪまたは
［４］番地に書き込んでおき、ＣＰＵをソフトウェア割
込可能な状態にしておく。この状態で、ソフトウェア割
込要因Ｂが発生すると、ＣＰＵは現在のプログラムカウ
ンタ。
のベクタは「０」番地、ソフトウェア割込要因Ｂのベク
タは「４」とし、各要因処理のアドレスをｒＱＪまたは
［４］番地に書き込んでおき、ＣＰＵをソフトウェア割
込可能な状態にしておく。この状態で、ソフトウェア割
込要因Ｂが発生すると、ＣＰＵは現在のプログラムカウ
ンタ。
各種レジスタを保存し、「４」番地の内容を新しいプロ
グラムカウンタとする。したがって、ソフトウェア割込
要因Ｂのプログラムが実行され、処理終了コマンド、例
えばｉ ＲＥＴ命令を実行すると、ＣＰＵは保存してあ
ったプログラムカウンタおよび各種レジスタを復帰させ
る。
グラムカウンタとする。したがって、ソフトウェア割込
要因Ｂのプログラムが実行され、処理終了コマンド、例
えばｉ ＲＥＴ命令を実行すると、ＣＰＵは保存してあ
ったプログラムカウンタおよび各種レジスタを復帰させ
る。
このような動作を実行するＣＰＵにおいて、予期しない
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでソ
フトウェア割込が発生する状態が起こると、プログラム
は異常動作を行う。
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでソ
フトウェア割込が発生する状態が起こると、プログラム
は異常動作を行う。
〔発明が解決しようとする問題点〕
従来、このような状態で異常の原因を追及するのは非常
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状態の解析を行えない問題点が
あった。
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状態の解析を行えない問題点が
あった。
このため、ソフトウェア割込要求が発生し、対応するベ
クタへ処理を移行させる前に固定アドレス内の値をベク
タ値として同一処理ルーチンへ移行させ、その同一処理
ルーチン処理終了後、各対応するソフトウェア割込処理
ルーチンを実行させようとする試みもあるが、全てのソ
フトウェア割込処理ルーチンが同一処理ルーチンを実行
するため処理効率が著しく低下する等の付加的問題が発
生してしまう。
クタへ処理を移行させる前に固定アドレス内の値をベク
タ値として同一処理ルーチンへ移行させ、その同一処理
ルーチン処理終了後、各対応するソフトウェア割込処理
ルーチンを実行させようとする試みもあるが、全てのソ
フトウェア割込処理ルーチンが同一処理ルーチンを実行
するため処理効率が著しく低下する等の付加的問題が発
生してしまう。
この発明は、上記の問題点を解消するためになされたも
ので、ソフトウェア割込処理ルーチンが起動した場合に
同一処理ルーチンの実行を各ソフトウェアが選択できる
演算処理装置を得ることを目的とする。
ので、ソフトウェア割込処理ルーチンが起動した場合に
同一処理ルーチンの実行を各ソフトウェアが選択できる
演算処理装置を得ることを目的とする。
この発明に係る演算処理装置は、同一処理ルーチンの実
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの再実行を抑止するコンディションコードを保持
するレジスタと、このレジスタに保持されるコンディシ
ョンコードに基づいて各ソフトウェア割込み処理実行を
制御する割込み処理制御手段とを設けたものである。
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの再実行を抑止するコンディションコードを保持
するレジスタと、このレジスタに保持されるコンディシ
ョンコードに基づいて各ソフトウェア割込み処理実行を
制御する割込み処理制御手段とを設けたものである。
この発明においては、レジスタに格納されたコンディシ
ョンコードに基づいて割込み処理制御手段が各ソフトウ
ェア割込み処理実行を制御させる。
ョンコードに基づいて割込み処理制御手段が各ソフトウ
ェア割込み処理実行を制御させる。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するブロック図であり、１はこの発明のレジスタ
を有する汎用レジスタアレイで、同一処理ルーチンの実
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの実行を抑止するコンディションコードを保持す
るためのコンディションコードレジスタ１ａを有してい
る。２は算術論理演算器（ＡＬＵ）で、データバス３ま
たは汎用レジスタアレイ１に保持されるデータの論理演
算を実行する。４はメモリで、メモリ制御回路５の各ア
ドレスに書き込まれたデータに基づいて読み出しが制御
される。６はプログラムカウンタで、次に実行する命令
を順次指示して行く。
を説明するブロック図であり、１はこの発明のレジスタ
を有する汎用レジスタアレイで、同一処理ルーチンの実
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの実行を抑止するコンディションコードを保持す
るためのコンディションコードレジスタ１ａを有してい
る。２は算術論理演算器（ＡＬＵ）で、データバス３ま
たは汎用レジスタアレイ１に保持されるデータの論理演
算を実行する。４はメモリで、メモリ制御回路５の各ア
ドレスに書き込まれたデータに基づいて読み出しが制御
される。６はプログラムカウンタで、次に実行する命令
を順次指示して行く。
７は命令レジスタで、データバス３を介して授受した命
令コードを保持する。８は命令デコーダで、命令レジス
タ７に保持された命令コードを解析して制御回路９に解
析した命令を転送する。制御回路９はプログラムカウン
タ６の内容を順次更新しながら各命令に応じたデータ処
理を実行させる。１０はソフトウェア割込制御回路で、
命令デコーダ８から出力されるメモリ４に書き込まれた
命令のオペレーションコード、例えばＳ Ｗ ｉ ニ応
じてソフトウェア割込要求を認識し、オペレーションコ
ードＳＷｉのオペランドに応じてベクタテーブルアドレ
スを演算し、内部ラッチに該当するアドレスを保持した
後、同一処理ルーチンへ処理を移行させ、同一処理ルー
チン終了後、ラッチに保持されるアドレス、すなわちソ
フトウェア割込ルーチンへ処理を移行させる。また、ソ
フトウェア割込制御回路］０はコンディションコードレ
ジスタ１ａに保持されるコンディションコードｃｃＲに
基づいて各ソフトウェア割込み処理実行を制御する。さ
らに、ソフトウェア割込制御回路１０はコンディション
コードＣＣＲがｒｌＪの場合に同一処理ルーチンの実行
を停止させ、各ソフトウェア割込処理に直接移行させ、
コンディションコードＣＣＲが「０」の場合に同一処理
ルーチンを実行させ、実行終了後、各ソフトウェア割込
処理に移行させる。
令コードを保持する。８は命令デコーダで、命令レジス
タ７に保持された命令コードを解析して制御回路９に解
析した命令を転送する。制御回路９はプログラムカウン
タ６の内容を順次更新しながら各命令に応じたデータ処
理を実行させる。１０はソフトウェア割込制御回路で、
命令デコーダ８から出力されるメモリ４に書き込まれた
命令のオペレーションコード、例えばＳ Ｗ ｉ ニ応
じてソフトウェア割込要求を認識し、オペレーションコ
ードＳＷｉのオペランドに応じてベクタテーブルアドレ
スを演算し、内部ラッチに該当するアドレスを保持した
後、同一処理ルーチンへ処理を移行させ、同一処理ルー
チン終了後、ラッチに保持されるアドレス、すなわちソ
フトウェア割込ルーチンへ処理を移行させる。また、ソ
フトウェア割込制御回路］０はコンディションコードレ
ジスタ１ａに保持されるコンディションコードｃｃＲに
基づいて各ソフトウェア割込み処理実行を制御する。さ
らに、ソフトウェア割込制御回路１０はコンディション
コードＣＣＲがｒｌＪの場合に同一処理ルーチンの実行
を停止させ、各ソフトウェア割込処理に直接移行させ、
コンディションコードＣＣＲが「０」の場合に同一処理
ルーチンを実行させ、実行終了後、各ソフトウェア割込
処理に移行させる。
第２図は第１図に示した演算処理装置のベクタテーブル
を説明する模式図であり、１１はアドレス情報で、固定
アドレス「０」に同一処理用ベクタが割り付けられ、ア
ドレス「４」以降にソフトウェア割込用ベクタが割り付
けられた状態を示しである。なお、ベクタは４バイトで
構成されている。
を説明する模式図であり、１１はアドレス情報で、固定
アドレス「０」に同一処理用ベクタが割り付けられ、ア
ドレス「４」以降にソフトウェア割込用ベクタが割り付
けられた状態を示しである。なお、ベクタは４バイトで
構成されている。
第３図は第１図に示したメモリ４に格納されたプログラ
ムを説明するための模式図であり、２１〜２３は各命令
性で、命令性２１はコンディションコードレジスタ１ａ
にコンディションコードＣＣＲを保持させる命令である
。命令性２２はソフトウェア割込ルーチンのベクタを設
定する命令である。命令性２３はソフトウェア割込ルー
チン、例えばソフトウェア割込ルーチンＳＷｉで、処理
終了後、ｉ ＲＥＴ命令でジャンプする。
ムを説明するための模式図であり、２１〜２３は各命令
性で、命令性２１はコンディションコードレジスタ１ａ
にコンディションコードＣＣＲを保持させる命令である
。命令性２２はソフトウェア割込ルーチンのベクタを設
定する命令である。命令性２３はソフトウェア割込ルー
チン、例えばソフトウェア割込ルーチンＳＷｉで、処理
終了後、ｉ ＲＥＴ命令でジャンプする。
第４図は第１図に示したメモリ４のメモリ空間を説明す
るための模式図であり、アドレスｒＱＪおよびアドレス
「４」は未定義の状態を示し、アドレス「８」には命令
性２３で設定されたベクタ「８」により設定されるソフ
トウェア割込ルーチンの開始アドレスを格納している状
態を示しである。
るための模式図であり、アドレスｒＱＪおよびアドレス
「４」は未定義の状態を示し、アドレス「８」には命令
性２３で設定されたベクタ「８」により設定されるソフ
トウェア割込ルーチンの開始アドレスを格納している状
態を示しである。
次に第５図を参照しながらこの発明によるソフトウェア
割込ルーチン実行制御動作について説明する。
割込ルーチン実行制御動作について説明する。
第５図はこの発明によるソフトウェア割込処理動作の一
例を示すフローチャートである。なお。
例を示すフローチャートである。なお。
（１）〜（１８）は各ステップを示す。
第３図に示すプログラムの実行を開始し、命令性２］の
オペレーションコードをフェッチするのを制御回路９が
待機しく１）、オペレーションコードをフェッチしたら
、命令デコーダ７がソフトウェア割込要求が発生された
旨をソフトウェア割込制御回路１０へ通知しく２）、フ
ェッチ終了を待機しく３）、フェッチが終了したら制御
回路９にその旨を通知する（４）。次いで、制御回路９
が次の命令のフェッチを指示する（５）。次いで、次の
命令性、すなわち命令性２２のオペランド、例えば「２
」をフェッチするのを待機しく６）、フェッチしたら、
そのフェッチ終了をソフトウェア割込制御回路１ｏへ通
知する（７）。
オペレーションコードをフェッチするのを制御回路９が
待機しく１）、オペレーションコードをフェッチしたら
、命令デコーダ７がソフトウェア割込要求が発生された
旨をソフトウェア割込制御回路１０へ通知しく２）、フ
ェッチ終了を待機しく３）、フェッチが終了したら制御
回路９にその旨を通知する（４）。次いで、制御回路９
が次の命令のフェッチを指示する（５）。次いで、次の
命令性、すなわち命令性２２のオペランド、例えば「２
」をフェッチするのを待機しく６）、フェッチしたら、
そのフェッチ終了をソフトウェア割込制御回路１ｏへ通
知する（７）。
これにより、ソフトウェア割込制御回路１ｏはソフトウ
ェア割込（オペランドが「２」の場合）が要求されてい
ると認知し、汎用レジスタアレイ１とプログラムカウン
タ６の退避を制御回路９へ要求する（８）。制御回路９
は汎用レジスタアレイ１とプログラムカウンタ６の退避
を実行しく９）、退避終了をソフトウェア割込制御回路
１０に通知する（１０）。次いで、ソフトウェア割込制
御回路１０はソフトウェア割込ルーチンのベクタテーブ
ルアドレス、例えば「８」番地を演算しく１１）、その
結果を内部ラッチに保持する（１２）。
ェア割込（オペランドが「２」の場合）が要求されてい
ると認知し、汎用レジスタアレイ１とプログラムカウン
タ６の退避を制御回路９へ要求する（８）。制御回路９
は汎用レジスタアレイ１とプログラムカウンタ６の退避
を実行しく９）、退避終了をソフトウェア割込制御回路
１０に通知する（１０）。次いで、ソフトウェア割込制
御回路１０はソフトウェア割込ルーチンのベクタテーブ
ルアドレス、例えば「８」番地を演算しく１１）、その
結果を内部ラッチに保持する（１２）。
ここで、ソフトウェア割込制御回路１ｏが第１図に示し
たコンディションコードレジスタ１ａに保持されている
コンディションコードＣＣＲ（７）厳君ビット情報が「
１」かどうかを判定しく１３）、ＹＥＳならば同一処理
ルーチンを実行せずに、ソフトウェア割込制御回路１０
は今内部ラッチに保持したベクタテーブルアドレスをプ
ログラムカウンタ６に送出するとともに（１４）、その
旨を制御回路９に報知する（１５）。次いで、第４図に
示すソフトウェア割込ルーチンＳ Ｗ ｉを実行する（
１６）。
たコンディションコードレジスタ１ａに保持されている
コンディションコードＣＣＲ（７）厳君ビット情報が「
１」かどうかを判定しく１３）、ＹＥＳならば同一処理
ルーチンを実行せずに、ソフトウェア割込制御回路１０
は今内部ラッチに保持したベクタテーブルアドレスをプ
ログラムカウンタ６に送出するとともに（１４）、その
旨を制御回路９に報知する（１５）。次いで、第４図に
示すソフトウェア割込ルーチンＳ Ｗ ｉを実行する（
１６）。
一方、ステップ（１３）の判断で、Ｎｏの場合、すなわ
ち同一処理ルーチンを必要と判断したプログラムは、フ
ェッチした内容を同一処理ルーチンへのベクタ値とし、
第１図に示したメモリ４に格納される同一処理ルーチン
を実行しく１７）、同一処理ルーチン実行終了後、各ソ
ウトウエア割込処理に移行する（１８）。
ち同一処理ルーチンを必要と判断したプログラムは、フ
ェッチした内容を同一処理ルーチンへのベクタ値とし、
第１図に示したメモリ４に格納される同一処理ルーチン
を実行しく１７）、同一処理ルーチン実行終了後、各ソ
ウトウエア割込処理に移行する（１８）。
以上説明したように、この発明は同一処理ルーチンの実
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの再実行を抑止するコンディションコードを保持
するレジスタと、このレジスタに保持されるコンディシ
ョンコードに基づいて各ソフトウェア割込み処理実行を
制御する割込み処理制御手段とを設けたので、各ソフト
ウェア割込処理プログラムが正常に起動されるソフトウ
ェア割込処理については、各ソフトウェア割込処理毎に
同一処理ルーチンを実行させずに済むので、マシンサイ
クルの効率を大幅に向上できる優れた利点を有する。
行が終了した後、各ソフトウェア割込処理の同一処理ル
ーチンの再実行を抑止するコンディションコードを保持
するレジスタと、このレジスタに保持されるコンディシ
ョンコードに基づいて各ソフトウェア割込み処理実行を
制御する割込み処理制御手段とを設けたので、各ソフト
ウェア割込処理プログラムが正常に起動されるソフトウ
ェア割込処理については、各ソフトウェア割込処理毎に
同一処理ルーチンを実行させずに済むので、マシンサイ
クルの効率を大幅に向上できる優れた利点を有する。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するブロック図、第２図は第１図に示した演算処
理装置のベクタテーブルを説明する模式図、第３図は第
１図に示したメモリに格納されたプログラムを説明する
ための模式図、第４図は第１図に示したメモリのメモリ
空間を説明するための模式図、第５図はこの発明による
ソフトウェア割込処理動作の一例を示すフローチャート
、第６図は従来のソフトウェア割込処理動作を説明する
ための模式図である。 図中、１は汎用レジスタアレイ、１ａはコンディション
コードレジスタ、２は算術論理演算部、３はデータバス
、４はメモリ、５はメモリ制御回路、６はプログラムカ
ウンタ、７は命令レジスタ、８は命令デコーダ、９は制
御回路、１０はソフトウェア割込制御回路である。 第１図 ソ 第２図 第３図 ＯＲＣＣＲ＝１ 〜２１ ＭｏＶ ’ｇ、 ０ＦＦＳＥＴ ５Ｗｉ２〜２２ＮＴ ＥＴ 第４図 メモリ 第５図 第６図
を説明するブロック図、第２図は第１図に示した演算処
理装置のベクタテーブルを説明する模式図、第３図は第
１図に示したメモリに格納されたプログラムを説明する
ための模式図、第４図は第１図に示したメモリのメモリ
空間を説明するための模式図、第５図はこの発明による
ソフトウェア割込処理動作の一例を示すフローチャート
、第６図は従来のソフトウェア割込処理動作を説明する
ための模式図である。 図中、１は汎用レジスタアレイ、１ａはコンディション
コードレジスタ、２は算術論理演算部、３はデータバス
、４はメモリ、５はメモリ制御回路、６はプログラムカ
ウンタ、７は命令レジスタ、８は命令デコーダ、９は制
御回路、１０はソフトウェア割込制御回路である。 第１図 ソ 第２図 第３図 ＯＲＣＣＲ＝１ 〜２１ ＭｏＶ ’ｇ、 ０ＦＦＳＥＴ ５Ｗｉ２〜２２ＮＴ ＥＴ 第４図 メモリ 第５図 第６図
Claims (2)
- （１）任意のソフトウェア割込要因が発生した場合に、
特定のアドレスに指示されるメモリエリアに格納された
ベクタ情報に基づいて各ソフトウェア割込み処理実行前
に一旦同一処理ルーチンへ移行させる演算処理装置にお
いて、前記同一処理ルーチンの実行が終了した後、各ソ
フトウェア割込処理の前記同一処理ルーチンの再実行を
抑止するコンディションコードを保持するレジスタと、
このレジスタに保持される前記コンディションコードに
基づいて各ソフトウェア割込み処理実行を制御する割込
み処理制御手段とを具備したことを特徴とする演算処理
装置。 - （２）コンディションコードは、同一処理ルーチン実行
終了後、各ソフトウェアが独立してレジスタに保持させ
ることを特徴とする特許請求の範囲第（１）項記載の演
算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275486A JPS6349941A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275486A JPS6349941A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349941A true JPS6349941A (ja) | 1988-03-02 |
Family
ID=16296492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19275486A Pending JPS6349941A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017511513A (ja) * | 2013-12-23 | 2017-04-20 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | Ｉｃ無線装置 |
-
1986
- 1986-08-20 JP JP19275486A patent/JPS6349941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017511513A (ja) * | 2013-12-23 | 2017-04-20 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | Ｉｃ無線装置 |
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