JPS6349943A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS6349943A JPS6349943A JP19275686A JP19275686A JPS6349943A JP S6349943 A JPS6349943 A JP S6349943A JP 19275686 A JP19275686 A JP 19275686A JP 19275686 A JP19275686 A JP 19275686A JP S6349943 A JPS6349943 A JP S6349943A
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- Japan
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- routine
- same processing
- processing routine
- software interrupt
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Links
- 239000013598 vector Substances 0.000 claims abstract description 52
- 230000007704 transition Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 10
- 102000003712 Complement factor B Human genes 0.000 description 4
- 108090000056 Complement factor B Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、種々の命令およびデータを解析して、プロ
グラムを実行する演算処理装置に関するものである。
グラムを実行する演算処理装置に関するものである。
従来、この種の演算処理装置、すなわち中央処理装置（
ＣＰＵ）において、ソフトウェア割込処理（ソフ）ＩＲ
Ｑ処理）は下記のように実行されていた。
ＣＰＵ）において、ソフトウェア割込処理（ソフ）ＩＲ
Ｑ処理）は下記のように実行されていた。
まず、プログラムはＣＰＵのメモリ空間に設けられるＩ
ＲＱベクタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱへフタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内でハード的に固
定となっている。
ＲＱベクタテーブルを初期化する。ＣＰＵはＩＲＱベク
タテーブルに各々のソフトウェア割込に対応するプログ
ラムの開始アドレスを書き込んでおく。なお、ソフトウ
ェア割込でＣＰＵ内のＩＲＱへフタテーブル内のどのベ
クタを利用するかというのは、ＣＰＵ内でハード的に固
定となっている。
例えば第６図に示したように、ソフトウェア割込要因Ａ
のベクタはｒＱＪ番地、ソフトウェア割込要因Ｂのベク
タは「４」とし、各要因処理のアドレスを「０」または
「４」番地に書き込んでおき、ＣＰＵをソフトウェア割
込可能な状態にしておく。この状態で、ソフトウェア割
込要因Ｂが発生すると、ＣＰＵは現在のプログラムカウ
ンタ。
のベクタはｒＱＪ番地、ソフトウェア割込要因Ｂのベク
タは「４」とし、各要因処理のアドレスを「０」または
「４」番地に書き込んでおき、ＣＰＵをソフトウェア割
込可能な状態にしておく。この状態で、ソフトウェア割
込要因Ｂが発生すると、ＣＰＵは現在のプログラムカウ
ンタ。
各種レジスタを保存し、「４」番地の内容を新しいプロ
グラムカウンタとする。したがって、ソフトウェア割込
要因Ｂのプログラムが実行され、処理終了コマンド、例
えばｉ ＲＥＴ命令を実行すると、ＣＰＵは保存してあ
ったプログラムカウンタおよび各種レジスタを復帰させ
る。
グラムカウンタとする。したがって、ソフトウェア割込
要因Ｂのプログラムが実行され、処理終了コマンド、例
えばｉ ＲＥＴ命令を実行すると、ＣＰＵは保存してあ
ったプログラムカウンタおよび各種レジスタを復帰させ
る。
このような動作を実行するＣＰＵにおいて、予期しない
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでソ
フトウェア割込が発生する状態が起こると、プログラム
は異常動作を行う。
要因のソフトウェア割込が発生したり、予期した要因の
ソフトウェア割込であるが、予期しないタイミングでソ
フトウェア割込が発生する状態が起こると、プログラム
は異常動作を行う。
従来、このような状態で異常の原因を追及するのは非常
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状ＩＥの解析を行えない問題点
があった。
に困難であり、ＣＰＵとは異なる解析装置を使用したり
、プログラム内に状態を解析するだめのトレース手段を
設けなければ、その異常状ＩＥの解析を行えない問題点
があった。
このため、ソフトウェア割込要求が発生し、対応するベ
クタへ処理を移行させる前に固定アドレス内の値をベク
タ値として同一処理ルーチンへ移行させ、その同一処理
ルーチン処理終了後、各対応するソフトウェア割込処理
ルーチンを実行させようとする試みもあるが、全てのソ
フトウェア割込処理ルーチンが同一処理ルーチンを実行
するため処理効率が著しく低下する等の付加的問題が発
生してしまう。
クタへ処理を移行させる前に固定アドレス内の値をベク
タ値として同一処理ルーチンへ移行させ、その同一処理
ルーチン処理終了後、各対応するソフトウェア割込処理
ルーチンを実行させようとする試みもあるが、全てのソ
フトウェア割込処理ルーチンが同一処理ルーチンを実行
するため処理効率が著しく低下する等の付加的問題が発
生してしまう。
この発明は、上記の問題点を解消するためになされたも
ので、ソフトウェア割込要求が発生した場合に、対応す
るベクタ値と特定アドレスに害き込まれるベクタ値を比
較することにより、同一処理ルーチン実行とソフトウェ
ア割込ルーチンの実行を選択できる演算処理装置を得る
ことを目的とする。
ので、ソフトウェア割込要求が発生した場合に、対応す
るベクタ値と特定アドレスに害き込まれるベクタ値を比
較することにより、同一処理ルーチン実行とソフトウェ
ア割込ルーチンの実行を選択できる演算処理装置を得る
ことを目的とする。
この発明に係る演算処理装置は、各ソフトウェア割込ル
ーチンがメモリエリアの所定アドレスに書き込む同一処
理ルーチンの実行を抑止するための同一処理ルーチンベ
クタ値を参照するベクタ値参照手段と、このベクタ値参
照手段が参照する同一処理ルーチンベクタ値に基づいて
同一処理ルーチンまたは各ソフトウェア割込ルーチンに
移行させるプログラム実行開始制御手段とを設けたもの
である。
ーチンがメモリエリアの所定アドレスに書き込む同一処
理ルーチンの実行を抑止するための同一処理ルーチンベ
クタ値を参照するベクタ値参照手段と、このベクタ値参
照手段が参照する同一処理ルーチンベクタ値に基づいて
同一処理ルーチンまたは各ソフトウェア割込ルーチンに
移行させるプログラム実行開始制御手段とを設けたもの
である。
この発明においては、各ソフトウェア割込要求が発生し
た時点で、メモリエリアの所定アドレス理ルーチンまた
は各ソフトウェア割込ルーチンに移行させる。
た時点で、メモリエリアの所定アドレス理ルーチンまた
は各ソフトウェア割込ルーチンに移行させる。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＵ）２またはデータバ
ス３に保持されるデータまたはフラグ情報を保持する。
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＵ）２またはデータバ
ス３に保持されるデータまたはフラグ情報を保持する。
４はメモリで、メモリ制御回路５が各アドレスに書き込
まれたデータの読み出しを制御している。６はプログラ
ムカウンタで、次に実行する命令を順次指示して行く。
まれたデータの読み出しを制御している。６はプログラ
ムカウンタで、次に実行する命令を順次指示して行く。
７は命令レジスタで、データバス３を介して授受した命
令コードを保持する。８は命令デコーダで、命令レジス
タ７に保持された命令コードを解析して制御回路９に解
析した命令を転送する。制御回路９はプログラムカウン
タ６の内容を順次更新しながら各命令に応じたデータ処
理を実行させる。１０はソフトウェア割込制御回路で、
命令デコーダ８から出力されるメモリ４に書き込まれた
命令のオペレーションコード、例えばＳＷｉに応じてソ
フトウェア割込要求を認識し、オペレーションコードＳ
Ｗｉのオペランドに応じてベクタテーブルアドレスを演
算し、内部ラッチに該当するアドレスを保持した後、同
一処理ルーチンへ処理を移行させ、同一処理ルーチン終
了後、ラッチに保持されるアドレス、すなわちソフトウ
ェア割込ルーチンへ処理を移行させる。１１はこの発明
のベクタ値参照手段をなすベクタ比較回路で、メモリ乙
の所定アドレスに各ソフトウェア割込処理ルーチンが書
き込んだ同一処理ルーチンベクタ値（４バイト）を参照
する。なお、ソフトウェア割込制御回路１０はこの発明
のプログラム実行開始制御手段を兼ねており、各ソフト
ウェア割込ルーチン実行時に、ベクタ比較回路１１がメ
モリ４の所定アドレスに書き込まれた同一処理ルーチン
ベクタ値に基づいて、プログラム実行の開始アドレスを
同一処理ルーチンまたは各ソフトウェア割込テーブルを
説明する模式図であり、２１はアドレス情報で、固定ア
ドレス「０」に同一処理用ベクタが割り付けられ、アド
レス「４」以降にソフトウェア割込用ベクタが割り付け
られた状態を示しである。なお、ベクタは４バイトで構
成されている。
令コードを保持する。８は命令デコーダで、命令レジス
タ７に保持された命令コードを解析して制御回路９に解
析した命令を転送する。制御回路９はプログラムカウン
タ６の内容を順次更新しながら各命令に応じたデータ処
理を実行させる。１０はソフトウェア割込制御回路で、
命令デコーダ８から出力されるメモリ４に書き込まれた
命令のオペレーションコード、例えばＳＷｉに応じてソ
フトウェア割込要求を認識し、オペレーションコードＳ
Ｗｉのオペランドに応じてベクタテーブルアドレスを演
算し、内部ラッチに該当するアドレスを保持した後、同
一処理ルーチンへ処理を移行させ、同一処理ルーチン終
了後、ラッチに保持されるアドレス、すなわちソフトウ
ェア割込ルーチンへ処理を移行させる。１１はこの発明
のベクタ値参照手段をなすベクタ比較回路で、メモリ乙
の所定アドレスに各ソフトウェア割込処理ルーチンが書
き込んだ同一処理ルーチンベクタ値（４バイト）を参照
する。なお、ソフトウェア割込制御回路１０はこの発明
のプログラム実行開始制御手段を兼ねており、各ソフト
ウェア割込ルーチン実行時に、ベクタ比較回路１１がメ
モリ４の所定アドレスに書き込まれた同一処理ルーチン
ベクタ値に基づいて、プログラム実行の開始アドレスを
同一処理ルーチンまたは各ソフトウェア割込テーブルを
説明する模式図であり、２１はアドレス情報で、固定ア
ドレス「０」に同一処理用ベクタが割り付けられ、アド
レス「４」以降にソフトウェア割込用ベクタが割り付け
られた状態を示しである。なお、ベクタは４バイトで構
成されている。
第３図は第１図に示ｌまたメモリ４に格納されたプログ
ラムを説明するための模式図であり、３１〜３３は各命
令性で、命令性３１はメモリ４の固定アドレスｒＱＪに
同一処理ルーチンベクタ値を書き込ませる命令である。
ラムを説明するための模式図であり、３１〜３３は各命
令性で、命令性３１はメモリ４の固定アドレスｒＱＪに
同一処理ルーチンベクタ値を書き込ませる命令である。
命令性３２はソフトウェア割込ルーチンのベクタを設定
する命令である。命令性３３はソフトウェア割込ルーチ
ン、例えばソフトウェア割込ルーチンＳ Ｗ ｉで、処
理終了後、ｉ ＲＥＴ命令でジャンプする。
する命令である。命令性３３はソフトウェア割込ルーチ
ン、例えばソフトウェア割込ルーチンＳ Ｗ ｉで、処
理終了後、ｉ ＲＥＴ命令でジャンプする。
第４図は第１図に示したメモリ４のメモリ空間を説明す
るための模式図であり、アドレスｒＱＪは例えば４／へ
イトで構成される同一処理ルーチンベクタ値を格納する
エリアであり、アドレス「４」は未定義の状態を示し、
アドレス「８」には命令性３３で設定されたベクタ「８
」により設定されるソフトウェア割込ルーチンの開始ア
ドレスを格納している状態を示しである。
るための模式図であり、アドレスｒＱＪは例えば４／へ
イトで構成される同一処理ルーチンベクタ値を格納する
エリアであり、アドレス「４」は未定義の状態を示し、
アドレス「８」には命令性３３で設定されたベクタ「８
」により設定されるソフトウェア割込ルーチンの開始ア
ドレスを格納している状態を示しである。
次に第５図を参照しながらこの発明によるソフトウェア
割込ルーチン実行制御動作について説明する。
割込ルーチン実行制御動作について説明する。
第５図はこの発明によるソフトウェア割込処理動作の一
例を示すフローチャートである。なお、（１）〜（２２
）は各ステップを示す。
例を示すフローチャートである。なお、（１）〜（２２
）は各ステップを示す。
第３図に示すプログラムの実行を開始し、命令性３１の
オペレーションコードをフェッチするのを制御回路９が
待機しく１）、オペレーションコードをフェッチしたら
、同一処理ルーチンの実行を防止させる同一処理ルーチ
ンベクタ値、すなわちメモリ４のアドレス「０」に、例
えば４バイトのｒｏｏｏｏｏｏ」を書き込む（２）。次
いで、命令性３２のオペレーショコードをフェッチする
のを待機しく３）、オペレーションコードをフェッチし
たら、命令デコーダ７がソフトウェア割込要求が発生さ
れた旨をソフトウェア割込制御回路１０へ通知しく４）
、フェッチ終了を待機しく５）、フェッチが終了したら
制御回路９にフェッチ読了を通知する（６）。次いで、
制御回路９が次の命令のフェッチを指示する（７）。次
いで、次の命令性、ナなわち命令性３２のオペランド、
例えば「２」をフェッチするのを待機しく８）、フェッ
チしたら、オペランドフｘツチ終了をソフトウェア割込
制御回路１０へ通知する（８）。
オペレーションコードをフェッチするのを制御回路９が
待機しく１）、オペレーションコードをフェッチしたら
、同一処理ルーチンの実行を防止させる同一処理ルーチ
ンベクタ値、すなわちメモリ４のアドレス「０」に、例
えば４バイトのｒｏｏｏｏｏｏ」を書き込む（２）。次
いで、命令性３２のオペレーショコードをフェッチする
のを待機しく３）、オペレーションコードをフェッチし
たら、命令デコーダ７がソフトウェア割込要求が発生さ
れた旨をソフトウェア割込制御回路１０へ通知しく４）
、フェッチ終了を待機しく５）、フェッチが終了したら
制御回路９にフェッチ読了を通知する（６）。次いで、
制御回路９が次の命令のフェッチを指示する（７）。次
いで、次の命令性、ナなわち命令性３２のオペランド、
例えば「２」をフェッチするのを待機しく８）、フェッ
チしたら、オペランドフｘツチ終了をソフトウェア割込
制御回路１０へ通知する（８）。
これにより、ソフトウェア割込制御回路１０はソフトウ
ェア割込（オペランドが「２」の場合）が要求されてい
ると認知し、汎用レジスタアレイ１とプログラムカウン
タ６の退避を制御回路９へ要求する（１０）。制御回路
９は汎用レジスタアレイ１とプログラムカウンタ６の退
避を実行しく１１）、退避終了をソフトウェア割込制御
回路１０に通知する（１２）。次いで、ソフトウェア割
込制御回路１０はソフトウェア割込ルーチンのベクタテ
ーブルアドレス、例えば「８」番地を演算しく１３）、
その結果を内部ラッチに保持する（１４）。
ェア割込（オペランドが「２」の場合）が要求されてい
ると認知し、汎用レジスタアレイ１とプログラムカウン
タ６の退避を制御回路９へ要求する（１０）。制御回路
９は汎用レジスタアレイ１とプログラムカウンタ６の退
避を実行しく１１）、退避終了をソフトウェア割込制御
回路１０に通知する（１２）。次いで、ソフトウェア割
込制御回路１０はソフトウェア割込ルーチンのベクタテ
ーブルアドレス、例えば「８」番地を演算しく１３）、
その結果を内部ラッチに保持する（１４）。
ここで、ソフトウェア割込制御回路１０がメモリ４のア
ドレス「０」に書き込まれている同一処理ルーチンベク
タ値を読み出しく１５）、ベクタ比較回路１１に引き渡
す（１６）。次いで、ベクタ比較回路１１が同一処理ル
ーチンベクタ値が全て「０」であるかどうかを判断しく
１７）、ＹＥＳならば同一処理ルーチンを実行せずに、
ソフトウェア割込制御回路１０はステップ（１４）で保
持したベクタテーブルアドレスをプログラムカウンタ６
に送出するとともに（１８）、送出終了を制御回路９に
報知する（１９）。次いで、第４図に示すソフトウェア
割込ルーチン５Ｗｉ２を実行すル（２０）。
ドレス「０」に書き込まれている同一処理ルーチンベク
タ値を読み出しく１５）、ベクタ比較回路１１に引き渡
す（１６）。次いで、ベクタ比較回路１１が同一処理ル
ーチンベクタ値が全て「０」であるかどうかを判断しく
１７）、ＹＥＳならば同一処理ルーチンを実行せずに、
ソフトウェア割込制御回路１０はステップ（１４）で保
持したベクタテーブルアドレスをプログラムカウンタ６
に送出するとともに（１８）、送出終了を制御回路９に
報知する（１９）。次いで、第４図に示すソフトウェア
割込ルーチン５Ｗｉ２を実行すル（２０）。
一方、ステップ（１７）の判断で、Ｎｏの場合、すなわ
ち同一処理ルーチンを必要と判断したプログラムは、フ
ェッチした内容を同一処理ルーチンへのベクタ値とし、
第１図に示したメモリ４に格納される同一処理ルーチン
を実行しく２１）、同一処理ルーチン実行終了後、各ソ
ウトウエア割込処理に移行する（２２）。
ち同一処理ルーチンを必要と判断したプログラムは、フ
ェッチした内容を同一処理ルーチンへのベクタ値とし、
第１図に示したメモリ４に格納される同一処理ルーチン
を実行しく２１）、同一処理ルーチン実行終了後、各ソ
ウトウエア割込処理に移行する（２２）。
以上説明したように、この発明は各ソフトウェア割込ル
ーチンがメモリエリアの所定アドレスに書き込む同一処
理ルーチンの実行を抑止するだめの同一処理ルーチンベ
クタ値を参照するベクタ値参照手段と、このベクタ値参
照手段が参照する同一処理ルーチンベクタ値に基づいて
同一処理ルーチンまたは各ソフトウェア割込ルーチンに
移行させるプログラム実行開始制御手段とを設けたので
、ソフトウェア割込処理ルーチンが正常に起動する場合
には、同一処理ルーチンの実行を防止でき、マシンサイ
クルの効率を大幅に向上できる優れた利点を有する。
ーチンがメモリエリアの所定アドレスに書き込む同一処
理ルーチンの実行を抑止するだめの同一処理ルーチンベ
クタ値を参照するベクタ値参照手段と、このベクタ値参
照手段が参照する同一処理ルーチンベクタ値に基づいて
同一処理ルーチンまたは各ソフトウェア割込ルーチンに
移行させるプログラム実行開始制御手段とを設けたので
、ソフトウェア割込処理ルーチンが正常に起動する場合
には、同一処理ルーチンの実行を防止でき、マシンサイ
クルの効率を大幅に向上できる優れた利点を有する。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するブロック図、第２図は、第１図に示した演算
処理装置のベクタテーブルを説明する模式図、第３図は
、第１図に示したメモリに格納されたプログラムを説明
するための模式図、第４図は、第１図に示したメモリの
メモリ空間を説明するための模式図、第５図はこの発明
によるソフトウェア割込処理動作の一例を示すフローチ
ャート、第６図は従来のソフトウェア割込処理動作を説
明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算部、
３はデータバス、４はメモリ、５はメモリ制御回路、６
はプログラムカウンタ、７は命令レジスタ、８は命令デ
コーダ、９は制御回路、１ｏはソフトウェア割込制御回
路、１１はベクタ比較回路である。 第２図 ｓ３図 第４図 第６図 アドレス
を説明するブロック図、第２図は、第１図に示した演算
処理装置のベクタテーブルを説明する模式図、第３図は
、第１図に示したメモリに格納されたプログラムを説明
するための模式図、第４図は、第１図に示したメモリの
メモリ空間を説明するための模式図、第５図はこの発明
によるソフトウェア割込処理動作の一例を示すフローチ
ャート、第６図は従来のソフトウェア割込処理動作を説
明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算部、
３はデータバス、４はメモリ、５はメモリ制御回路、６
はプログラムカウンタ、７は命令レジスタ、８は命令デ
コーダ、９は制御回路、１ｏはソフトウェア割込制御回
路、１１はベクタ比較回路である。 第２図 ｓ３図 第４図 第６図 アドレス
Claims (2)
- （１）任意のソフトウェア割込要因が発生した場合に、
特定のアドレスに指示されるメモリエリアに格納された
ベクタ情報に基づいて各ソフトウェア割込みルーチン実
行前に一旦同一処理ルーチンへ移行させる演算処理装置
において、各ソフトウェア割込ルーチンが前記メモリエ
リアの所定アドレスに書き込む前記同一処理ルーチンの
実行を抑止するための同一処理ルーチンベクタ値を参照
するベクタ値参照手段と、このベクタ値参照手段が参照
した前記同一処理ルーチンベクタ値に基づいて同一処理
ルーチンまたは各ソフトウェア割込ルーチンに移行させ
るプログラム実行開始制御手段とを具備したことを特徴
とする演算処理装置。 - （２）プログラム実行開始制御手段は、同一処理ルーチ
ンを正常に終了したソフトウェア割込処理ルーチンに同
一処理ルーチンベクタ値を書き込ませるための書き込み
命令を付加することを特徴とする特許請求の範囲第（１
）項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275686A JPS6349943A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275686A JPS6349943A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349943A true JPS6349943A (ja) | 1988-03-02 |
Family
ID=16296526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19275686A Pending JPS6349943A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349943A (ja) |
-
1986
- 1986-08-20 JP JP19275686A patent/JPS6349943A/ja active Pending
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