JPS6349942A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6349942A JPS6349942A JP19275586A JP19275586A JPS6349942A JP S6349942 A JPS6349942 A JP S6349942A JP 19275586 A JP19275586 A JP 19275586A JP 19275586 A JP19275586 A JP 19275586A JP S6349942 A JPS6349942 A JP S6349942A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- vector
- address
- control circuit
- vector value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 102000003712 Complement factor B Human genes 0.000 description 4
- 108090000056 Complement factor B Proteins 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、種々の命令データを解析して、プログラム
を実行する演算処理装置に関するものである。
を実行する演算処理装置に関するものである。
従来、この種の演算処理装置、すなわち中央処理装芒（
ＣＰＵ）において、割込処理（Ｚ ＲＱ処理）は下記の
ように実行されていた。
ＣＰＵ）において、割込処理（Ｚ ＲＱ処理）は下記の
ように実行されていた。
まず、プログラムは割込（ｉＲＱ）を行うための、ｉＲ
Ｑベクタテーブルを初期化する。ｉＲＱベクタテーブル
は通常中央処理装置（ＣＰＵ）のメモリ空間に設けられ
ており、ＣＰＵからリード（ｒｅａｄ）／ライト（ｗｒ
ｉｔｅ）可能であり、そのｉＲＱベクタテーブルに各々
の割込に対応するプログラムの開始アドレスを書き込ん
でおく、また一般的にどのソフトウェア割込がベクタテ
ーブル内のベクタを利用するかというのは、ＣＰＵ内で
ハード的に固定である。
Ｑベクタテーブルを初期化する。ｉＲＱベクタテーブル
は通常中央処理装置（ＣＰＵ）のメモリ空間に設けられ
ており、ＣＰＵからリード（ｒｅａｄ）／ライト（ｗｒ
ｉｔｅ）可能であり、そのｉＲＱベクタテーブルに各々
の割込に対応するプログラムの開始アドレスを書き込ん
でおく、また一般的にどのソフトウェア割込がベクタテ
ーブル内のベクタを利用するかというのは、ＣＰＵ内で
ハード的に固定である。
例えば第４図に示すように、割込要因ＡのベクタはｒＱ
Ｊ番地、割込要因Ｂベクタは「４」番地とし、各割込要
因Ａ、Ｂのアドレスを「０」または「４」番地へ書き込
んでおき、ＣＰＵをｉＲＱ可能な状態にしておく。
Ｊ番地、割込要因Ｂベクタは「４」番地とし、各割込要
因Ａ、Ｂのアドレスを「０」または「４」番地へ書き込
んでおき、ＣＰＵをｉＲＱ可能な状態にしておく。
この状態で割込要因Ｂが発生すると、ＣＰＵは現在のプ
ログラムカウンタや各種レジスタを保存し、「４」番地
の内容を新しいプログラムカウンタとする。したがって
、割込要因Ｂ用の処理プログラムが実行され、処理終了
時のコマンド（この例ではｉ ＲＥＴ命令）を実行する
と、ＣＰＵは先に保存してあったプログラムカウンタお
よび各種レジスタを復帰させる。
ログラムカウンタや各種レジスタを保存し、「４」番地
の内容を新しいプログラムカウンタとする。したがって
、割込要因Ｂ用の処理プログラムが実行され、処理終了
時のコマンド（この例ではｉ ＲＥＴ命令）を実行する
と、ＣＰＵは先に保存してあったプログラムカウンタお
よび各種レジスタを復帰させる。
このような動作を実行するＣＰＵにおいて、割込発生順
序を想定している場合がある。例えばプログラムが割込
要因Ｂ９割込要因Ａの順に割込が発生することを想定し
て作成しであるのに、実際にはこれが逆に起きたり、全
く想定していない割込等の状態が発生すると、プログラ
ムは異常動作する。
序を想定している場合がある。例えばプログラムが割込
要因Ｂ９割込要因Ａの順に割込が発生することを想定し
て作成しであるのに、実際にはこれが逆に起きたり、全
く想定していない割込等の状態が発生すると、プログラ
ムは異常動作する。
従来このような状態の下で、以上の原因を追及するのは
非常に困難であり、ＣＰＵとは異なる専用の解析装着を
用いたり、プログラム内に状態を解析するためのトレー
ス手段を設けなければ、その原因を追及できない等の問
題点があった。
非常に困難であり、ＣＰＵとは異なる専用の解析装着を
用いたり、プログラム内に状態を解析するためのトレー
ス手段を設けなければ、その原因を追及できない等の問
題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、各割込要因が発生する毎に、それぞれの割込要求
に対応するベクタ値をメモリの固定番地に書き込むこと
により、新規の割込要因が発生した直前に実行された割
込要因の所在を確認できる演算処理装置を得ることを目
的とする。
ので、各割込要因が発生する毎に、それぞれの割込要求
に対応するベクタ値をメモリの固定番地に書き込むこと
により、新規の割込要因が発生した直前に実行された割
込要因の所在を確認できる演算処理装置を得ることを目
的とする。
この発明に係る演算処理装置は、各割込要求発生時に、
前記各割込処理ルーチンを指示するベクタ値を前記プロ
グラムメモリの固定アドレスに書き込むベクタ値書き込
み手段を設けたものである。
前記各割込処理ルーチンを指示するベクタ値を前記プロ
グラムメモリの固定アドレスに書き込むベクタ値書き込
み手段を設けたものである。
この発明においては、外部機器より各割込要求が発生す
ると、ベクタ値書き込み手段が各割込処理ルーチンを指
示するベクタ値をプログラムメモリの固定アドレスに書
き込ませる。
ると、ベクタ値書き込み手段が各割込処理ルーチンを指
示するベクタ値をプログラムメモリの固定アドレスに書
き込ませる。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＵ）２が処理する演算
状態およびデータを一時的に保持する。３はデータバス
、４はプログラムメモリで、メモリ制御回路５の各アド
レスに書き込まれたデータに基づいて読み出しが制御さ
れる。
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＵ）２が処理する演算
状態およびデータを一時的に保持する。３はデータバス
、４はプログラムメモリで、メモリ制御回路５の各アド
レスに書き込まれたデータに基づいて読み出しが制御さ
れる。
６はプログラムカウンタで、次に実行する命令を順次指
示して行く。７は命令レジスタで、データバス３を介し
て授受した命令コードを保持する。
示して行く。７は命令レジスタで、データバス３を介し
て授受した命令コードを保持する。
８は命令デコーダで、命令レジスタ７に保持されｊた命
令コードを解析して制御回路９に解析した命令を転送す
る。１０は割込制御回路で、外部機器から入力される割
込要求に応じてベクタテーブルアドレスを演算し、演算
したアドレス値をメモリ制御回路５に転送する。１１は
この発明のベクタ値書き込み手段を兼ねる割込ベクタ保
存回路で、割込制御回路１０によりメモリ制御回路５に
転送された各割込要求に固有のベクタ値（アドレス情報
）をプログラムメモリの固有アドレスに書き込ませる。
令コードを解析して制御回路９に解析した命令を転送す
る。１０は割込制御回路で、外部機器から入力される割
込要求に応じてベクタテーブルアドレスを演算し、演算
したアドレス値をメモリ制御回路５に転送する。１１は
この発明のベクタ値書き込み手段を兼ねる割込ベクタ保
存回路で、割込制御回路１０によりメモリ制御回路５に
転送された各割込要求に固有のベクタ値（アドレス情報
）をプログラムメモリの固有アドレスに書き込ませる。
第２図は第１図に示したプログラムメモリ４のメモリ空
間を説明するための模式図であり、２１は例えばプログ
ラムメモリ４の「０」番地に設定されるベクタ値格納エ
リアで、割込ベクタ保存回路１］がメモリ制御回路５に
転送したベクタ値が書き込まれる。２２は割込ベクタ格
納エリアで、各割込要求に対応するベクタ値、すなわち
アドレスｒ４Ｊ 、ｒ８Ｊ 、ｒ１２Ｊに各割込処
理のベクタ値が格納されている状態を示しである。
間を説明するための模式図であり、２１は例えばプログ
ラムメモリ４の「０」番地に設定されるベクタ値格納エ
リアで、割込ベクタ保存回路１］がメモリ制御回路５に
転送したベクタ値が書き込まれる。２２は割込ベクタ格
納エリアで、各割込要求に対応するベクタ値、すなわち
アドレスｒ４Ｊ 、ｒ８Ｊ 、ｒ１２Ｊに各割込処
理のベクタ値が格納されている状態を示しである。
次に第３図を参照しながらこの発明によるベクタ（ｉ５
書き込み１閏御動作について説明する。
書き込み１閏御動作について説明する。
第３図はこの発明によるベクタ値書き込み制御動作の一
例を説明するためのフコ−チャートである。なお、（１
）〜（１５）は各ステップを示す。
例を説明するためのフコ−チャートである。なお、（１
）〜（１５）は各ステップを示す。
制御回路９がプログラムメモリ４に格納されたプログラ
ムを実行中に、割込制御回路１ｏの図示しないボートに
割込要求が発生するのを待機しく１）、割込要求が発生
したらその旨を割込制御回路１０が制御回路９に割込要
求有りを通知する（２）。次いで、割込制御回路１０は
入力された割込要求に対応する割込ベクタのアドレスを
算出しく３）、算出したアドレスをメモリ制御回路５へ
送出するとともに（４）、割込ベクタ保存回路１１を起
動させる（５）。次いで、割込ベクタ保存回路１１がメ
モリ制御回路５にリードモードを指令する（６）。これ
に応じて、メモリ制御回路５に保持されていた割込要求
に対応するアドレスがプログラムカウンタ６に書き込ま
れる（７）。次いで、割込ベクタ保存回路１１はアドレ
ス「０」をメモリ制御回路５へ送出しく８）、プログラ
ムカウンタ６の内容を読み出しく８）、読み出した内容
をメモリ制御回路５へ送出する（ｉｏ）、次いで、割込
ベクタ保存回路１１がライトモードをメモリ制御回路５
に送出しく１１）、割込要求のベクタ情報をプログラム
メモリ４のベクタ値をベクタ値格納エリア２１（第２図
参照）に書き込ませる（１２）。次いで、書き込み終了
を待機しく１３）、終了したら、割込ベクタ保存回路１
１が割込制御回路１０に対して書き込み終了を通知して
、制御主体を制御回路９に移行させ（１４）、現在のプ
ログラムカウンタ６の内容、すなわち割込処理ルーチン
開始アドレスからプログラムを実行させる（工５）。
ムを実行中に、割込制御回路１ｏの図示しないボートに
割込要求が発生するのを待機しく１）、割込要求が発生
したらその旨を割込制御回路１０が制御回路９に割込要
求有りを通知する（２）。次いで、割込制御回路１０は
入力された割込要求に対応する割込ベクタのアドレスを
算出しく３）、算出したアドレスをメモリ制御回路５へ
送出するとともに（４）、割込ベクタ保存回路１１を起
動させる（５）。次いで、割込ベクタ保存回路１１がメ
モリ制御回路５にリードモードを指令する（６）。これ
に応じて、メモリ制御回路５に保持されていた割込要求
に対応するアドレスがプログラムカウンタ６に書き込ま
れる（７）。次いで、割込ベクタ保存回路１１はアドレ
ス「０」をメモリ制御回路５へ送出しく８）、プログラ
ムカウンタ６の内容を読み出しく８）、読み出した内容
をメモリ制御回路５へ送出する（ｉｏ）、次いで、割込
ベクタ保存回路１１がライトモードをメモリ制御回路５
に送出しく１１）、割込要求のベクタ情報をプログラム
メモリ４のベクタ値をベクタ値格納エリア２１（第２図
参照）に書き込ませる（１２）。次いで、書き込み終了
を待機しく１３）、終了したら、割込ベクタ保存回路１
１が割込制御回路１０に対して書き込み終了を通知して
、制御主体を制御回路９に移行させ（１４）、現在のプ
ログラムカウンタ６の内容、すなわち割込処理ルーチン
開始アドレスからプログラムを実行させる（工５）。
以上説明したように、この発明は各割込要求発生時に、
前記各割込処理ルーチンを指示するベクタ値を前記プロ
グラムメモリの固定アドレスに書き込むベクタ値書き込
み手段を設けたので、固定アドレスに保持されるベクタ
値を参照するだけで割込み要求の所在を容易に判定でき
、プログラムが異常動作した場合の原因推定の指針を慄
えることができる優れた利点を有する。
前記各割込処理ルーチンを指示するベクタ値を前記プロ
グラムメモリの固定アドレスに書き込むベクタ値書き込
み手段を設けたので、固定アドレスに保持されるベクタ
値を参照するだけで割込み要求の所在を容易に判定でき
、プログラムが異常動作した場合の原因推定の指針を慄
えることができる優れた利点を有する。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するためのブロック図、０′５２図は第１図に示
したプログラムメモリのメモリ空間を説明するための模
式図、第３図はこの発明によるベクタ値書き込み制御動
作の一例を説明するためのフローチャート、第４ＵＸＪ
は従来の割込処理を親羽するための模式図である。 図中、］は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はプログラムメモリ、５はメモリ制
御回路、６はプログラムカウンタ、７は命令レジスタ、
８は命令デコーダ、９は制御回路、１ｏは割込制御回路
、１１は割込ベクタ保存回路である。 第１図 第２図
を説明するためのブロック図、０′５２図は第１図に示
したプログラムメモリのメモリ空間を説明するための模
式図、第３図はこの発明によるベクタ値書き込み制御動
作の一例を説明するためのフローチャート、第４ＵＸＪ
は従来の割込処理を親羽するための模式図である。 図中、］は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はプログラムメモリ、５はメモリ制
御回路、６はプログラムカウンタ、７は命令レジスタ、
８は命令デコーダ、９は制御回路、１ｏは割込制御回路
、１１は割込ベクタ保存回路である。 第１図 第２図
Claims (3)
- （１）外部機器から入力される複数の割込要求に応じて
実行中のプログラムを中断し、プログラムメモリの特定
アドレスに書き込まれたベクタ値に基づいて特定の割込
処理ルーチンを実行する演算処理装置において、各割込
要求発生時に、前記各割込処理ルーチンを指示するベク
タ値を前記プログラムメモリの固定アドレスに書き込む
ベクタ値書き込み手段を具備したことを特徴とする演算
処理装置。 - （２）ベクタ値書き込み手段がプログラムメモリに書き
込むベクタ値の発生順序はあらかじめ決定されているこ
とを特徴とする特許請求の範囲第（１）項記載の演算処
理装置。 - （３）ベクタ値は各割込処理毎にあらかじめ固定されて
いることを特徴とする特許請求の範囲第（１）項記載の
演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275586A JPS6349942A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19275586A JPS6349942A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349942A true JPS6349942A (ja) | 1988-03-02 |
Family
ID=16296509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19275586A Pending JPS6349942A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383535A (en) * | 1991-05-22 | 1995-01-24 | Mitsubishi Deni Kabushiki Kaisha | Signal transmitting apparatus of elevator |
-
1986
- 1986-08-20 JP JP19275586A patent/JPS6349942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383535A (en) * | 1991-05-22 | 1995-01-24 | Mitsubishi Deni Kabushiki Kaisha | Signal transmitting apparatus of elevator |
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