JPS63305449A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS63305449A JPS63305449A JP14103987A JP14103987A JPS63305449A JP S63305449 A JPS63305449 A JP S63305449A JP 14103987 A JP14103987 A JP 14103987A JP 14103987 A JP14103987 A JP 14103987A JP S63305449 A JPS63305449 A JP S63305449A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- sub
- routine
- main cpu
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007781 pre-processing Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
マイクロプロセッサシステムであって、メインＣＰＵか
らサブＣＰＵに割り込みをかけてサブＣＰＵを駆動させ
るのにあたって、メインＣＰＵからサブＣＰＵにルーチ
ンに応じた固有のベクトルを与えることにより、サブＣ
ＰＵが与えられたベクトルにより摺定されるルーチンを
直ちに実行するようにしたものである。
らサブＣＰＵに割り込みをかけてサブＣＰＵを駆動させ
るのにあたって、メインＣＰＵからサブＣＰＵにルーチ
ンに応じた固有のベクトルを与えることにより、サブＣ
ＰＵが与えられたベクトルにより摺定されるルーチンを
直ちに実行するようにしたものである。
［産業上の利用分野］
本発明はマイクロプロセッサシステムに関し、更に詳し
くは、メインＣＰＵからサブＣＰＵに割り込みをかけて
サブＣＰＵを駆動させるように構成されたマイクロプロ
セッサシステムの改良に関するものである。
くは、メインＣＰＵからサブＣＰＵに割り込みをかけて
サブＣＰＵを駆動させるように構成されたマイクロプロ
セッサシステムの改良に関するものである。
例えば、ＣＲＴ等の表示部を用いた画像表示装置等のマ
イクロプロセッサシステムでは、当該システムの中核と
なるメインＣＰＵの他に、表示部の動作を制御するため
のサブＣＰＵを用いることが行われている。これは、表
示部の制御回路をディスクリートな回路で構成した場合
には回路構成が複雑になって規模が大きくなること、基
本的には用途に応じた回路設計が行われることから回路
の自由麿が低くなってしまうこと等の理由による。
イクロプロセッサシステムでは、当該システムの中核と
なるメインＣＰＵの他に、表示部の動作を制御するため
のサブＣＰＵを用いることが行われている。これは、表
示部の制御回路をディスクリートな回路で構成した場合
には回路構成が複雑になって規模が大きくなること、基
本的には用途に応じた回路設計が行われることから回路
の自由麿が低くなってしまうこと等の理由による。
［従来の技術１
第３図は、従来のこの種のマイクロプロセッサシステム
の構成側図である。図において、１はメインＣＰＵであ
り、該メインｃｐｕｉにはパス２を介してサブＣＰＵ３
が接続されている。該サブＣＰＵ３により制御されるＣ
ＲＴ４が接続されている。５はメインＣＰＵ１及びサブ
ＣＰＵ３の両方からアクセス可能なレジスタである。
の構成側図である。図において、１はメインＣＰＵであ
り、該メインｃｐｕｉにはパス２を介してサブＣＰＵ３
が接続されている。該サブＣＰＵ３により制御されるＣ
ＲＴ４が接続されている。５はメインＣＰＵ１及びサブ
ＣＰＵ３の両方からアクセス可能なレジスタである。
このように構成されたシステムにおいて、例えば、ＣＲ
Ｔに円、楕円、矩形等を表示させるのにあたっては、メ
インｃｐｕｉからレジスタ５に所望の図形に応じた命令
を書き込むことにより、サブＣＰＵ３にソフトウェア上
の割り込みをかけて固定のベクトルを与える。そして、
ＣＰＵ３は割り込み処理ルーチンに基づいてレジスタ５
に書き込まれた命令をデコードし、デコード結果に従っ
て摺定された図形を表示するためのルーチンを検索して
そのルーチンを実行することになる。
Ｔに円、楕円、矩形等を表示させるのにあたっては、メ
インｃｐｕｉからレジスタ５に所望の図形に応じた命令
を書き込むことにより、サブＣＰＵ３にソフトウェア上
の割り込みをかけて固定のベクトルを与える。そして、
ＣＰＵ３は割り込み処理ルーチンに基づいてレジスタ５
に書き込まれた命令をデコードし、デコード結果に従っ
て摺定された図形を表示するためのルーチンを検索して
そのルーチンを実行することになる。
［発明が解決しようとする問題点］
しかしながら、このようなマイクロプロセッサシステム
では、メインＣＰＵ１からレジスタ５にｍき込まれた命
令をサブＣＰＵ３がデコードするのに処理時間を要する
ことになる。又、デコード結果に従って摺定されたルー
チンを検索するのにあたっては、例えば第４図に示すよ
うに各ルーチンをシリアルに検索することになり、これ
らの検索にも処理時間を要することになる。
では、メインＣＰＵ１からレジスタ５にｍき込まれた命
令をサブＣＰＵ３がデコードするのに処理時間を要する
ことになる。又、デコード結果に従って摺定されたルー
チンを検索するのにあたっては、例えば第４図に示すよ
うに各ルーチンをシリアルに検索することになり、これ
らの検索にも処理時間を要することになる。
本発明はこのような点に鑑みてなされたものであって、
サブＣＰＵの割り込み処理ルーチン実行のための前処即
時間が大幅に短縮できるマイクロプロセッサシステムを
提供することを目的としている。
サブＣＰＵの割り込み処理ルーチン実行のための前処即
時間が大幅に短縮できるマイクロプロセッサシステムを
提供することを目的としている。
［問題点を解決するための手段］
第１図は本発明のマイクロプロセッサシステムの原理ブ
ロック図であり、第３図と同一のものは同一の符号を付
して示す。図において、６はサブＣＰＵ３が実行すべき
各種の割り込み処理ルーチンプログラムが格納されたメ
モリである。、［作用］ メインＣＰＵ１は、サブＣＰＵ３に割り込みをかけるの
にあたって、所望の割り込み処理ルーチンプログラムに
応じた固有のベクトルを与える。
ロック図であり、第３図と同一のものは同一の符号を付
して示す。図において、６はサブＣＰＵ３が実行すべき
各種の割り込み処理ルーチンプログラムが格納されたメ
モリである。、［作用］ メインＣＰＵ１は、サブＣＰＵ３に割り込みをかけるの
にあたって、所望の割り込み処理ルーチンプログラムに
応じた固有のベクトルを与える。
これにより、サブＣＰＵ３は、メインＣＰＵ１から加え
られた割り込みベクトルにより摺定されたルーチンを直
ちに実行することになる。
られた割り込みベクトルにより摺定されたルーチンを直
ちに実行することになる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例の要部を示す構成ブロック図
であり、第１図と同一のものは同一の符号を付している
。図において、サブＣＰＵ３にはメモリ６の各割り込み
ルーチンプログラムエリア６１〜６Ｔ＋が並列に接続さ
れている。これら各割り込みルーチンプログラムエリア
６１〜６ｎ間には優先順位はなく、相互間に前後関係も
なく、完全にパラレル待機の状態にある。
であり、第１図と同一のものは同一の符号を付している
。図において、サブＣＰＵ３にはメモリ６の各割り込み
ルーチンプログラムエリア６１〜６Ｔ＋が並列に接続さ
れている。これら各割り込みルーチンプログラムエリア
６１〜６ｎ間には優先順位はなく、相互間に前後関係も
なく、完全にパラレル待機の状態にある。
ここで、メインＣＰＵ１からはサブＣＰＬＩ３に、「命
令＋アドレス」の形態で割り込みがかけられる。具体的
には、命令コードとアドレスをデータバス乃至はアドレ
スバスに乗せて処理ルーチンが格納された番地を直接ア
クセス可能としている。
令＋アドレス」の形態で割り込みがかけられる。具体的
には、命令コードとアドレスをデータバス乃至はアドレ
スバスに乗せて処理ルーチンが格納された番地を直接ア
クセス可能としている。
通常、サブＣＰＵ３は所定のサイクルに従ってメインル
ーチンプログラムを実行しているが、メインＣＰＵ１か
ら「命令＋アドレス」の割り込みがかけられるとその割
り込みに従って所定の割り込みルーチンプログラムエリ
アにアクセスし、そのエリアに格納されているプログラ
ムを実行する。
ーチンプログラムを実行しているが、メインＣＰＵ１か
ら「命令＋アドレス」の割り込みがかけられるとその割
り込みに従って所定の割り込みルーチンプログラムエリ
アにアクセスし、そのエリアに格納されているプログラ
ムを実行する。
このように構成することにより、従来のような割り込み
デコード処理やルーチン検索処理が不要になり、割り込
み処理に要する時間を大幅に短縮することができる。
デコード処理やルーチン検索処理が不要になり、割り込
み処理に要する時間を大幅に短縮することができる。
又、このような構成によれば、所謂コマンドエミュレー
ションも可能になる。
ションも可能になる。
尚、上述の実施例では、サブＣＰＵとしてＣＲＴの表示
動作を制御する例を説明したが、各種のサブＣＰＵにも
本発明を適用できることは明らかである。
動作を制御する例を説明したが、各種のサブＣＰＵにも
本発明を適用できることは明らかである。
［発明の効果］
以上詳細に説明したように、本発明によれば、サブＣＰ
Ｕの割り込み処理ルーチン実行のための前処理時間が大
幅に短縮できるマイクロプロセッサシステムを記供する
ことができる。
Ｕの割り込み処理ルーチン実行のための前処理時間が大
幅に短縮できるマイクロプロセッサシステムを記供する
ことができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の要部の構成ブロック図、
第３図は従来のシステム構成例図、
第４図は従来のシステムにおけるルーチン検索のフロー
ヂャートである。 第１図、第２図において、 １はメインｃｐｕ。 ２はバス、 ３はサブｃｐｕ。 ４はＣＲＴ。 ６はメモリである。
ヂャートである。 第１図、第２図において、 １はメインｃｐｕ。 ２はバス、 ３はサブｃｐｕ。 ４はＣＲＴ。 ６はメモリである。
Claims (1)
- メインＣＰＵ（１）からサブＣＰＵ（３）に割り込みを
かけることによりサブＣＰＵ（３）を駆動させるマイク
ロプロセッサシステムにおいて、メインＣＰＵ（１）か
らサブＣＰＵ（３）に割り込みルーチンに応じた固有の
ベクトルを与え、サブＣＰＵ（３）は与えられたベクト
ルにより摺定された割り込みルーチンを直ちに実行する
ようにしたことを特徴とするマイクロプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14103987A JPS63305449A (ja) | 1987-06-05 | 1987-06-05 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14103987A JPS63305449A (ja) | 1987-06-05 | 1987-06-05 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305449A true JPS63305449A (ja) | 1988-12-13 |
Family
ID=15282815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14103987A Pending JPS63305449A (ja) | 1987-06-05 | 1987-06-05 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305449A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267931A (en) * | 1975-12-04 | 1977-06-06 | Toshiba Corp | Control system for multi-processor system |
| JPS61202231A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | マイクロプロセツサを有するデ−タ処理装置 |
-
1987
- 1987-06-05 JP JP14103987A patent/JPS63305449A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267931A (en) * | 1975-12-04 | 1977-06-06 | Toshiba Corp | Control system for multi-processor system |
| JPS61202231A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | マイクロプロセツサを有するデ−タ処理装置 |
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