JPS61202231A - マイクロプロセツサを有するデ−タ処理装置 - Google Patents
マイクロプロセツサを有するデ−タ処理装置Info
- Publication number
- JPS61202231A JPS61202231A JP4320785A JP4320785A JPS61202231A JP S61202231 A JPS61202231 A JP S61202231A JP 4320785 A JP4320785 A JP 4320785A JP 4320785 A JP4320785 A JP 4320785A JP S61202231 A JPS61202231 A JP S61202231A
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- Japan
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- bus
- register
- microprocessor
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
外部からの割込み要求（制御信号）にもとづいて外部か
らのデータ・バスの内容を抽出し、マイクロプロセッサ
が、当該データ・バスの内容に対応した形でメモリ上の
番地に分岐し、当該割込み要求に対応した処理を実行す
るデータ処理装置において、プリセット値と上記データ
・バスの内容とを読出し可能に構成されるレジスタをも
うけ、上記割込み要求が生じたとき、当該レジスタの内
容をそのまま用いて、マイクロプロセッサがメモリをア
クセスするようにし、割込み要求に対応した割込みの種
類を判定する処理を高速化したことが開示される。
らのデータ・バスの内容を抽出し、マイクロプロセッサ
が、当該データ・バスの内容に対応した形でメモリ上の
番地に分岐し、当該割込み要求に対応した処理を実行す
るデータ処理装置において、プリセット値と上記データ
・バスの内容とを読出し可能に構成されるレジスタをも
うけ、上記割込み要求が生じたとき、当該レジスタの内
容をそのまま用いて、マイクロプロセッサがメモリをア
クセスするようにし、割込み要求に対応した割込みの種
類を判定する処理を高速化したことが開示される。
本発明は、マイクロプロセッサを有するデータ処理装置
、特に割込み要求発生時における割込みの種類を判定す
る処理を高速化したマイクロプロセッサを有するデータ
処理装置に関するものである。
、特に割込み要求発生時における割込みの種類を判定す
る処理を高速化したマイクロプロセッサを有するデータ
処理装置に関するものである。
従来、マイクロプロセッサを有する？−タ処理装置にお
ける割込みに対処する処理に当っては、第４図および第
５図に示す如き態様が用いられていた。
ける割込みに対処する処理に当っては、第４図および第
５図に示す如き態様が用いられていた。
第４図において、１はデータ処理装置であって例えば磁
気ディスク・デバイスのコントローラ部に対応するもの
、２はマイクロプロセッサ、３は命令制御部、４はＲＯ
Ｍ、５は外部制御回路、６は割込み発生回路、７はバス
・レジスタ、８はタグ線（またはその内容）、９は外部
からのデータ・バス（またはその内容）、１０は割込み
信号、１）はアドレス・バス、１２は内部データ・バス
を表わしている。
気ディスク・デバイスのコントローラ部に対応するもの
、２はマイクロプロセッサ、３は命令制御部、４はＲＯ
Ｍ、５は外部制御回路、６は割込み発生回路、７はバス
・レジスタ、８はタグ線（またはその内容）、９は外部
からのデータ・バス（またはその内容）、１０は割込み
信号、１）はアドレス・バス、１２は内部データ・バス
を表わしている。
図において外部からタグ線８の内容によって割込み要求
が発せられるとき、外部からデータ・バス９の内容によ
って割込みの種類に関する情報が通知される。割込み発
生回路６は割込み信号１０をマイクロプロセッサ２に通
知する。このときマイクロプロセッサ２はアドレス・バ
ス１）上にアドレス情報例えばＦＦＦ８とＦＦＦ９とを
続けて発生するように定められており、これによってメ
モリ４がアクセスされる。メモリ４の上記番地ＦＦＦ８
とＦＦＦ９との両者の内容から両者で情報Ｚｏ ＺＩ
Ｚ２ Ｚ３が得られ、マイクロプロセッサ２は当該情
報Ｚ。ＺＩ Ｚ２ Ｚ：ｌをアドレスとしてメモリ４を
アクセスする。
が発せられるとき、外部からデータ・バス９の内容によ
って割込みの種類に関する情報が通知される。割込み発
生回路６は割込み信号１０をマイクロプロセッサ２に通
知する。このときマイクロプロセッサ２はアドレス・バ
ス１）上にアドレス情報例えばＦＦＦ８とＦＦＦ９とを
続けて発生するように定められており、これによってメ
モリ４がアクセスされる。メモリ４の上記番地ＦＦＦ８
とＦＦＦ９との両者の内容から両者で情報Ｚｏ ＺＩ
Ｚ２ Ｚ３が得られ、マイクロプロセッサ２は当該情
報Ｚ。ＺＩ Ｚ２ Ｚ：ｌをアドレスとしてメモリ４を
アクセスする。
メモリ４の番地Ｚｏ ＺＩ ２２２３からはじまる一連
の番地には、第５図図示のフローチャートの如く、バス
・レジスタ７の内容をロードし、当該内容Ｘ、Ｘ２を値
’ｏ ｏ’ と比較し、等しければバス９の内容Ｘ、Ｘ
、が“００°である場合の割込み処理に入り、等しくな
ければ上記内容Ｘ１ Ｘ２を値“０１゛ と比較し、等
しければバス９の内容Ｘ、Ｘ２が“Ｏｆ” である場合
の割込み処理に入り、等しくなければ上記内容Ｘ＋Ｘｚ
を値“０２゛ と比較し１４００．の如き形で、順次バ
ス９の内容を確めて当該内容に対応した割込み処理に入
るようにされる。
の番地には、第５図図示のフローチャートの如く、バス
・レジスタ７の内容をロードし、当該内容Ｘ、Ｘ２を値
’ｏ ｏ’ と比較し、等しければバス９の内容Ｘ、Ｘ
、が“００°である場合の割込み処理に入り、等しくな
ければ上記内容Ｘ１ Ｘ２を値“０１゛ と比較し、等
しければバス９の内容Ｘ、Ｘ２が“Ｏｆ” である場合
の割込み処理に入り、等しくなければ上記内容Ｘ＋Ｘｚ
を値“０２゛ と比較し１４００．の如き形で、順次バ
ス９の内容を確めて当該内容に対応した割込み処理に入
るようにされる。
従来上記のようにされることから、割込み要求があった
場合におけるバス９の内容を判定する処理が手間どるこ
ととなっていた。
場合におけるバス９の内容を判定する処理が手間どるこ
ととなっていた。
本発明は上記の点を解決することを目的としており、マ
イクロプロセッサが上述の如く例えばアドレス情報ＦＦ
Ｆ８とＩ”ＦＦ９とを出力することを利用し、当該アド
レス情報によって上記バス・レジスタの内容を直接読出
し、この内容によって、第５図に示すＢＵＳ “００
゛の命令制御かＢＵＳ“Ｏｌ”の命令制御か３００．な
どを判定して、夫々の制御に入って行き得るようにして
いる。
イクロプロセッサが上述の如く例えばアドレス情報ＦＦ
Ｆ８とＩ”ＦＦ９とを出力することを利用し、当該アド
レス情報によって上記バス・レジスタの内容を直接読出
し、この内容によって、第５図に示すＢＵＳ “００
゛の命令制御かＢＵＳ“Ｏｌ”の命令制御か３００．な
どを判定して、夫々の制御に入って行き得るようにして
いる。
第１図は本発明の原理ブロック図を示し、図中の符号１
ないし１２は第４図に対応し、符号１３は第１のプリセ
ット値、１４は第２のプリセント値を表わしている。
ないし１２は第４図に対応し、符号１３は第１のプリセ
ット値、１４は第２のプリセント値を表わしている。
第１図図示の場合には、バス・レジスタがレジスタ７−
１と７−２とに区分され、レジスタ７−１はアドレス情
報ＦＦＦ８によって読出しアクセスを行なわれ、レジス
タ７−２はアドレス情報ＦＦＦ９によって読出しアクセ
スを行なわれる。しジスタフ−１には、当該内容中の４
ビツト分にプリセント値１３がプリセットされ、当該内
容中の残余の４ビツト分にはデータ・バス９の上位４ビ
ット分が導びかれるようにされる。またレジスタ７−２
には、当該内容中の４ビツト分にデータ・バス９の下位
４ビット分が導びかれ、当該内容中の残余の４ビツト分
にはプリセット１４がプリセットされる。
１と７−２とに区分され、レジスタ７−１はアドレス情
報ＦＦＦ８によって読出しアクセスを行なわれ、レジス
タ７−２はアドレス情報ＦＦＦ９によって読出しアクセ
スを行なわれる。しジスタフ−１には、当該内容中の４
ビツト分にプリセント値１３がプリセットされ、当該内
容中の残余の４ビツト分にはデータ・バス９の上位４ビ
ット分が導びかれるようにされる。またレジスタ７−２
には、当該内容中の４ビツト分にデータ・バス９の下位
４ビット分が導びかれ、当該内容中の残余の４ビツト分
にはプリセット１４がプリセットされる。
上記構成において、マイクロプロセッサ２は、上記バス
・レジスタ７−１．７−２の夫々の内容を読出すと、当
該内容をそのままアドレス情報としてメモリ４をアクセ
スする。即ち、データ・バス９の内容に対応した所の割
込み要求の種類に応じた割込み先に直ちに分岐すること
ができるようになる。
・レジスタ７−１．７−２の夫々の内容を読出すと、当
該内容をそのままアドレス情報としてメモリ４をアクセ
スする。即ち、データ・バス９の内容に対応した所の割
込み要求の種類に応じた割込み先に直ちに分岐すること
ができるようになる。
例えばレジスタ７−１には当該内容中の上位４ビット分
にプリセット値１３として例えば“８゛がプリセットさ
れ、当該内容中の下位４ビット分にはデータ・バス９の
上位４ビット分が導ひかれるようにされ、更にレジスタ
７−２には当該内容中の上位４ビット分にデータ・バス
９の下位４ビット分が導びかれるようにされ、当該内容
中の下位４ビット分にはプリセント値１４として例えば
“Ｏ゛がプリセントされるとすると、上記処理は第２図
に示すフローチャートの如（なる。即ち、第２図におい
てＹの値として′８ ゛を入れておいたとし、データ・
バス９の内容Ｘ＋Ｘｚが“００°であれば、メモリ４上
番地’８０００”が直接アクセスされ、上記Ｘ、Ｘ、が
０１′であれば番地“８０１０”が直接アクセスされ、
上記Ｘ１Ｘ２が“０２°であれば番地“８０２０”が直
接アクセスされ１０００．るようになる。
にプリセット値１３として例えば“８゛がプリセットさ
れ、当該内容中の下位４ビット分にはデータ・バス９の
上位４ビット分が導ひかれるようにされ、更にレジスタ
７−２には当該内容中の上位４ビット分にデータ・バス
９の下位４ビット分が導びかれるようにされ、当該内容
中の下位４ビット分にはプリセント値１４として例えば
“Ｏ゛がプリセントされるとすると、上記処理は第２図
に示すフローチャートの如（なる。即ち、第２図におい
てＹの値として′８ ゛を入れておいたとし、データ・
バス９の内容Ｘ＋Ｘｚが“００°であれば、メモリ４上
番地’８０００”が直接アクセスされ、上記Ｘ、Ｘ、が
０１′であれば番地“８０１０”が直接アクセスされ、
上記Ｘ１Ｘ２が“０２°であれば番地“８０２０”が直
接アクセスされ１０００．るようになる。
第３図はバス・レジスタ部分の一実施例構成を示してい
る。図中の符号７−１．７−２．９．１２．１３．１４
は第１図に対応しており、１５．１６は夫々スイッチ群
を表わしている。
る。図中の符号７−１．７−２．９．１２．１３．１４
は第１図に対応しており、１５．１６は夫々スイッチ群
を表わしている。
図示構成の場合には、マイクロプロセッサ２が発するア
ドレス情１ＦＦＦ８がデコードされて第３図図示「上位
アドレス」 （１ビツト）とされ、同じくアドレス情報
ＦＦＦ９がデコードされて第３図図示「下位アドレス」
（１ビツト）とされる。
ドレス情１ＦＦＦ８がデコードされて第３図図示「上位
アドレス」 （１ビツト）とされ、同じくアドレス情報
ＦＦＦ９がデコードされて第３図図示「下位アドレス」
（１ビツト）とされる。
そして、これら１ビツト分の「アドレス」は、夫々図示
を省略したが、レジスタ７−１内に８個存在しかつレジ
スタ７−２内に８個存在するゲートをオンするための制
御信号として働く。上記値Ｙとしてどのような値を与え
るかはスイッチ群１５のオン・オフ状態によって決定さ
れる。
を省略したが、レジスタ７−１内に８個存在しかつレジ
スタ７−２内に８個存在するゲートをオンするための制
御信号として働く。上記値Ｙとしてどのような値を与え
るかはスイッチ群１５のオン・オフ状態によって決定さ
れる。
勿論、例えば図示スイッチ群１５からレジスタ７−１に
導びかれる４ビツト分が、必らずしもレジスタ７−１の
内容中の上位４ビット分として用いられることに限られ
るものではない。例えば、スイッチ群１５に対応する４
ビツトが（ｙ＋、ｙ２、ｙ３、ｙ４）であったとし、上
記値Ｘ１を構成する４ビツトが（Ｘ１）． ＸＩ２．
ＸＩ３、Ｉ１４）であったとしたとき、レジスタ７−１
からの読出し出力が、例えば（ｙ＋、Ｙｚ、”ｊｙ、Ｘ
１）． ｘ＋ｚ、 ＸＩ３、Ｘ＋ａ、ｙｎ）の如き
形となるように、レジスタ７−１内のゲートを組上げて
もよい。
導びかれる４ビツト分が、必らずしもレジスタ７−１の
内容中の上位４ビット分として用いられることに限られ
るものではない。例えば、スイッチ群１５に対応する４
ビツトが（ｙ＋、ｙ２、ｙ３、ｙ４）であったとし、上
記値Ｘ１を構成する４ビツトが（Ｘ１）． ＸＩ２．
ＸＩ３、Ｉ１４）であったとしたとき、レジスタ７−１
からの読出し出力が、例えば（ｙ＋、Ｙｚ、”ｊｙ、Ｘ
１）． ｘ＋ｚ、 ＸＩ３、Ｘ＋ａ、ｙｎ）の如き
形となるように、レジスタ７−１内のゲートを組上げて
もよい。
〔第６図、第７図の説明〕
上記本発明の構成、即ちアドレス情報例えばＦＦＦ８と
ＦＦＦ９とによって読出しアクセスが行なわれるバス・
レジスタをもつ構成に代えて、ＲＯＭを用いる構成が考
慮される。
ＦＦＦ９とによって読出しアクセスが行なわれるバス・
レジスタをもつ構成に代えて、ＲＯＭを用いる構成が考
慮される。
第６図はこの構成を表わしている。即ち、当該ＲＯＭを
アドレス “Ｙ、Ｘ、、Ｘ２．ｏ’ にアクセスするよ
うにし、その番地に、第２図図示の如（ＢＵ Ｓ ’
Ｘ １．Ｘ ｚ”の命令制御をポイントする値を格納
するようにする。
アドレス “Ｙ、Ｘ、、Ｘ２．ｏ’ にアクセスするよ
うにし、その番地に、第２図図示の如（ＢＵ Ｓ ’
Ｘ １．Ｘ ｚ”の命令制御をポイントする値を格納
するようにする。
このように構成することも可能であるが、このように構
成した場合には、比較的多数の番地をもつＲＯＭが必要
となり、当ｇｌ ＲＯＭの利用効率が悪い。
成した場合には、比較的多数の番地をもつＲＯＭが必要
となり、当ｇｌ ＲＯＭの利用効率が悪い。
また当該利用効率が悪い点を改善すべく、第６図図示の
ＲＯＭを第１図図示のＲＯＭ４の一部で構成することが
考えられる。即ち、第１図図示のＲＯＭ４に直接アクセ
スすることが考えられる。
ＲＯＭを第１図図示のＲＯＭ４の一部で構成することが
考えられる。即ち、第１図図示のＲＯＭ４に直接アクセ
スすることが考えられる。
しかし、このようにすると、ＲＯＭ４上で、例えばデー
タ・バス９の内容Ｘ＋Ｘｔが“００′ であった場合の
アクセス先“ｙｏｏｏ” と上記内容Ｘ＋Ｘｚが“０１
゛であった場合のアクセス先°Ｙ０１０゛との距離が、
第７図図示の如く例えば１６バイト分しか存在し得ない
こととなる。したがって、データ・バス９の内容Ｘ＋Ｘ
ｔが°００゛である場合の割込みに対応する処理のため
の命令が１６個以上必要とする場合には、当該１６個の
末尾において分岐命令を用意し、別の位置に分岐するこ
とが必要となる。当該分岐を行なうことをさけるために
、上記距離が例えば３２バイトとなるように構成するこ
ともできるが、このようにすると、「割込みに対応する
処理のための命令」が少ない個数で足りるものもあり、
ＲＯＭ４上に空き領域ができ易いものとなり、好ましく
ない。
タ・バス９の内容Ｘ＋Ｘｔが“００′ であった場合の
アクセス先“ｙｏｏｏ” と上記内容Ｘ＋Ｘｚが“０１
゛であった場合のアクセス先°Ｙ０１０゛との距離が、
第７図図示の如く例えば１６バイト分しか存在し得ない
こととなる。したがって、データ・バス９の内容Ｘ＋Ｘ
ｔが°００゛である場合の割込みに対応する処理のため
の命令が１６個以上必要とする場合には、当該１６個の
末尾において分岐命令を用意し、別の位置に分岐するこ
とが必要となる。当該分岐を行なうことをさけるために
、上記距離が例えば３２バイトとなるように構成するこ
ともできるが、このようにすると、「割込みに対応する
処理のための命令」が少ない個数で足りるものもあり、
ＲＯＭ４上に空き領域ができ易いものとなり、好ましく
ない。
第６図図示の構成に対して、第３図図示の如き構成の場
合には、ゲート個数は１６個で足りる。
合には、ゲート個数は１６個で足りる。
またデータ・バス９の内容Ｘ、Ｘ、が“００”である場
合と′０１゛である場合との距離が１６バイトで足りな
いようなシステムにおいても、当該システムの場合にお
いて、上記第３図に関連して説明したような形、即ち、 （）’ １． ）’ｚ、 Ｙ：ｌ、Ｘ口、Ｘ１２、Ｘ口
３、ＸＩ４、ｙａ）の如き出力を生じるようにすれば、
上記距離は大幅に大となる。そして、このような変更が
ＲＯＭの場合にくらべてきわめて簡単である。
合と′０１゛である場合との距離が１６バイトで足りな
いようなシステムにおいても、当該システムの場合にお
いて、上記第３図に関連して説明したような形、即ち、 （）’ １． ）’ｚ、 Ｙ：ｌ、Ｘ口、Ｘ１２、Ｘ口
３、ＸＩ４、ｙａ）の如き出力を生じるようにすれば、
上記距離は大幅に大となる。そして、このような変更が
ＲＯＭの場合にくらべてきわめて簡単である。
以上説明した如く、本発明によれば、割込み要求の種類
を判定する処理が簡単化される。
を判定する処理が簡単化される。
第１図は本発明の原理ブロック図、第２図は本発明の詳
細な説明図、第３図はバス・レジスタ部分の一実施例構
成、第４図は従来の構成図、第５図は従来の処理態様説
明図、第６図および第７図は本発明のバス・レジスタを
ＲＯＭに代えた場合について説明する説明図を示す。 図中、１はデータ処理装置、２はマイクロプロセッサ、
４はメモリ、６は割込み発生回路、７はバス・レジスタ
、８はタグ線、９はデータ・バス、１３．１４は夫々プ
リセット値を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）バスルジスタ
の騰瓜国 ｆ’３図 ′ｔ′２圓 才５１！１
細な説明図、第３図はバス・レジスタ部分の一実施例構
成、第４図は従来の構成図、第５図は従来の処理態様説
明図、第６図および第７図は本発明のバス・レジスタを
ＲＯＭに代えた場合について説明する説明図を示す。 図中、１はデータ処理装置、２はマイクロプロセッサ、
４はメモリ、６は割込み発生回路、７はバス・レジスタ
、８はタグ線、９はデータ・バス、１３．１４は夫々プ
リセット値を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）バスルジスタ
の騰瓜国 ｆ’３図 ′ｔ′２圓 才５１！１
Claims (1)
- 【特許請求の範囲】 命令が格納されているメモリ（４）、該メモリ（４）の
内容にもとづいて処理を実行するマイクロプロセッサ（
２）を少なくともそなえると共に、 外部からの制御信号（８）にもとづいて上記マイクロプ
ロセッサ（２）に対して割込み信号（１０）を供給する
割込み発生回路（６）と、 上記制御信号（８）に対応して外部から供給されるデー
タ・バスの内容（９）が導びかれるバス・レジスタ（７
）とをそなえ、 上記割込み信号（１０）に対応して上記バス・レジスタ
（７）の内容を抽出し、上記マイクロプロセッサ（２）
が上記メモリ（４）上の上記バス・レジスタの内容に対
応した番地に分岐して所望の割込み処理を実行するデー
タ処理装置（１）において、 上記バス・レジスタ（７）が、プリセット値（１３）（
１４）と上記外部から供給されるデータ・バスの内容（
９）とによって決定されるアドレス情報を読出可能に構
成されると共に、 当該バス・レジスタ（７）が上記マイクロプロセッサ（
２）からの所定のアドレス情報によって読出しアクセス
の起動をかけられるよう構成され、 当該読出しアクセスによって上記バス・レジスタ（７）
から読出された内容をそのまま用いて、上記マイクロプ
ロセッサ（２）が上記メモリ（４）をアクセスするよう
にして、上記バス・レジスタ（７）の内容に対応した番
地に分岐することを特徴とするマイクロプロセッサを有
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043207A JPH0778743B2 (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセッサを有するデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043207A JPH0778743B2 (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセッサを有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202231A true JPS61202231A (ja) | 1986-09-08 |
| JPH0778743B2 JPH0778743B2 (ja) | 1995-08-23 |
Family
ID=12657473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043207A Expired - Lifetime JPH0778743B2 (ja) | 1985-03-05 | 1985-03-05 | マイクロプロセッサを有するデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778743B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305449A (ja) * | 1987-06-05 | 1988-12-13 | Fujitsu Ltd | マイクロプロセツサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232647A (en) * | 1975-09-08 | 1977-03-12 | Mitsui Eng & Shipbuild Co Ltd | Interruption system of electronic computer |
| JPS5366337A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Interrupt channel analyzer |
-
1985
- 1985-03-05 JP JP60043207A patent/JPH0778743B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232647A (en) * | 1975-09-08 | 1977-03-12 | Mitsui Eng & Shipbuild Co Ltd | Interruption system of electronic computer |
| JPS5366337A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Interrupt channel analyzer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305449A (ja) * | 1987-06-05 | 1988-12-13 | Fujitsu Ltd | マイクロプロセツサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778743B2 (ja) | 1995-08-23 |
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