JPS62157961A - マルチプロセツサシステムの割込制御方法 - Google Patents
マルチプロセツサシステムの割込制御方法Info
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- JPS62157961A JPS62157961A JP29870585A JP29870585A JPS62157961A JP S62157961 A JPS62157961 A JP S62157961A JP 29870585 A JP29870585 A JP 29870585A JP 29870585 A JP29870585 A JP 29870585A JP S62157961 A JPS62157961 A JP S62157961A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分針〉
本発明はプロセッサへの割込制御方法にかかり、特に１
系統のバス上に複数のプロセッサが接続されたマルチプ
ロセッサシステムの割込制御方法に関する。
系統のバス上に複数のプロセッサが接続されたマルチプ
ロセッサシステムの割込制御方法に関する。
〈従来技術〉
プロセッサ１台当たりの仕事量を軽減したり、ブロセッ
→ノの並列運転により高速処理を行うなどの場合に、１
系統のバス上に複数のプロセッサを接続したいわゆるマ
ルチプロセッサシステムが用いられる。
→ノの並列運転により高速処理を行うなどの場合に、１
系統のバス上に複数のプロセッサを接続したいわゆるマ
ルチプロセッサシステムが用いられる。
このマルチプロセッサシステムにおいて、各プロセッサ
は独立に処理動作を行うこともできるが、必要によりプ
ロセッサ間で割込をかけたい場合がある。
は独立に処理動作を行うこともできるが、必要によりプ
ロセッサ間で割込をかけたい場合がある。
〈発明が解決しようとしている問題点〉ところが、特別
な割込信号線を用いて任意のプロセッサ相互間で割込を
かけられるようにするためには、通常のバス線のほかに
多数の配線をプロセッサ間に施さなければならず、配線
が煩わしいばかりか、誤配線の恐れも高くなってくる。
な割込信号線を用いて任意のプロセッサ相互間で割込を
かけられるようにするためには、通常のバス線のほかに
多数の配線をプロセッサ間に施さなければならず、配線
が煩わしいばかりか、誤配線の恐れも高くなってくる。
本発明は、ト記従来技術の欠点に鑑みなされたもので特
別な割込用信号線を用いなくても任意のプロセッサ間で
割込制御をかけらかるマル千ブロセ、ソサシステムの割
込制御装置を捉供することを、その目的とする。
別な割込用信号線を用いなくても任意のプロセッサ間で
割込制御をかけらかるマル千ブロセ、ソサシステムの割
込制御装置を捉供することを、その目的とする。
く問題点を解決するための手段〉
第１図（よ、本発明の一実施例にかかる割込制御装置の
プロ・ツク図である。図中、１．２．３・・・はコ系統
のバス１０に共通接続されたプロセッサ、１１．０，２
１０，３１０はバス１０の一部と接続さねてゴロセラー
りを割込受付可能状態にする割込受付部、１２０．２２
０．３２０はバス１０の一部ど接続されて発信元情報を
受け、所定の条件下で当該プロセッサに発信元情報を含
む割込信号を出力する割込発生記憶部である。
プロ・ツク図である。図中、１．２．３・・・はコ系統
のバス１０に共通接続されたプロセッサ、１１．０，２
１０，３１０はバス１０の一部と接続さねてゴロセラー
りを割込受付可能状態にする割込受付部、１２０．２２
０．３２０はバス１０の一部ど接続されて発信元情報を
受け、所定の条件下で当該プロセッサに発信元情報を含
む割込信号を出力する割込発生記憶部である。
く作用〉
たとえば、プロセッサ１からプロセラづ２へ割込をかけ
ようとするときブロモッカ１はアトＩ／スとして０ＦＦ
ＥＩＨ（Ｈば１６進コードであることを示す・・第２図
参照）を出力する。アトしスデータのうち下位５ビ・ソ
トデータＡＯＯ〜ＡＯ４は割込発生記憶部２２０に、上
位の１２ピツ１、データＡＯ４−Ａ１５ば割込受イ」部
２１０へ送られろ。
ようとするときブロモッカ１はアトＩ／スとして０ＦＦ
ＥＩＨ（Ｈば１６進コードであることを示す・・第２図
参照）を出力する。アトしスデータのうち下位５ビ・ソ
トデータＡＯＯ〜ＡＯ４は割込発生記憶部２２０に、上
位の１２ピツ１、データＡＯ４−Ａ１５ば割込受イ」部
２１０へ送られろ。
続いて、プロセラづ１はデータＩ）００−１）１５とし
てＯＦ Ｆ Ｆ Ｂ Ｈを出力し、更にライト信号をコ
ン１−ロール信号として割込受イ」部２１０・＼出力す
る。割込受付部２１０では、ＡＯ５・〜Ａ１５にかかる
アドレスから割込受付状態になり、データＤ００〜Ｄ１
５からそれがブロモ・ソ勺２に対ずろものであることを
検出する５゜ この割込受付部２１０ば、ライ１、パルスが発生したタ
イミングで割込受付信号を割込発生記憶部２２０へ出ず
。
てＯＦ Ｆ Ｆ Ｂ Ｈを出力し、更にライト信号をコ
ン１−ロール信号として割込受イ」部２１０・＼出力す
る。割込受付部２１０では、ＡＯ５・〜Ａ１５にかかる
アドレスから割込受付状態になり、データＤ００〜Ｄ１
５からそれがブロモ・ソ勺２に対ずろものであることを
検出する５゜ この割込受付部２１０ば、ライ１、パルスが発生したタ
イミングで割込受付信号を割込発生記憶部２２０へ出ず
。
割込発生記憶部２２０は、割込受付信号を受けると、Ｌ
ＳＢ （Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎ書 Ｂ
ｉ ｔ、 ）から数えて５番目のビ・ンｌ−Ａ ０４に
かかるデータ（＝”Ｏ”）の反転出力（＝”１”）を内
１伐の割込レジスタ２２４のビット１ （アトトスＡＯ
Ｏ−ＡＯ３の２進数で示されるピット位置であり、設例
では０００１であるからビット１）に記憶する１、尚、
ピット位置の呼び方なり、 Ｓ Ｂから順にビット０、
ピッ １−１、ビ・ソ ト２、・ ・ ・ピッ ト１５
とする。
ＳＢ （Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎ書 Ｂ
ｉ ｔ、 ）から数えて５番目のビ・ンｌ−Ａ ０４に
かかるデータ（＝”Ｏ”）の反転出力（＝”１”）を内
１伐の割込レジスタ２２４のビット１ （アトトスＡＯ
Ｏ−ＡＯ３の２進数で示されるピット位置であり、設例
では０００１であるからビット１）に記憶する１、尚、
ピット位置の呼び方なり、 Ｓ Ｂから順にビット０、
ピッ １−１、ビ・ソ ト２、・ ・ ・ピッ ト１５
とする。
これにより、プロセッサ２は割込レジスタ２２４のいず
れかのビー）１へ位置に′”１“が記憶さｉ′またこと
で自分に割込がかか−）たζ−とを認識でき、しかも”
１”が記憶されでいる割込レジスタ２２４のピット位置
で割込発信元がプロセッサ］であることを識別できる。
れかのビー）１へ位置に′”１“が記憶さｉ′またこと
で自分に割込がかか−）たζ−とを認識でき、しかも”
１”が記憶されでいる割込レジスタ２２４のピット位置
で割込発信元がプロセッサ］であることを識別できる。
尚、アト１／スＡＯ４にかかるデータ１０″が割込デー
タとなる。
タとなる。
〈実施例〉
以下、本発明の一実施例を第１図に基づいて説明する。
各々１６ビツトのアトＬ・スバス２０とデータバス３０
、並びにコントロールバス４０から成るバス１０が１系
統分配設さねている。
、並びにコントロールバス４０から成るバス１０が１系
統分配設さねている。
このバス１０に、複数のブロモ・ソサ１．２．３、＝４
− ・・・が接続されている。
− ・・・が接続されている。
各プ０＋！ッ号毎に、例えばブロモｖ −１＋ ２ （
こ対して例示しｔ二ような割込受付部１１０．２１０．
３１０・・・と割込発生記憶部１２０．２２０．３２０
が装備されてモジューノＬ ］、 、 ２．３、・・・
が形成されている。
こ対して例示しｔ二ような割込受付部１１０．２１０．
３１０・・・と割込発生記憶部１２０．２２０．３２０
が装備されてモジューノＬ ］、 、 ２．３、・・・
が形成されている。
割込受付部２１０はアドレスバス２０のうち、Ａ、 ０
４〜Ａ １５ど接続されたデコーダ２１２ど、このデコ
ーダ２１２の２つの出力と入力側が接続されたノア２１
４と、データバス３０のＤＯｌ・−Ｄ１５全てと接続さ
れたセレクタ２１６と、前記ノア２１４、セレクタ２１
６及びコルトロールバス４０ （ライトパルス）と接続
されｔ−２つの反転入力を含むアンドゲート２１８とか
ら構成さねている。
４〜Ａ １５ど接続されたデコーダ２１２ど、このデコ
ーダ２１２の２つの出力と入力側が接続されたノア２１
４と、データバス３０のＤＯｌ・−Ｄ１５全てと接続さ
れたセレクタ２１６と、前記ノア２１４、セレクタ２１
６及びコルトロールバス４０ （ライトパルス）と接続
されｔ−２つの反転入力を含むアンドゲート２１８とか
ら構成さねている。
デコーダ２１２は、入力アド１．・スのうちＡ０５〜Ａ
１５が全て”１”、ＡＯ４が’ｏ”のとき−・方の出力
端子Ｐ１から“１°′を出力し、入力アドレスＡＯ４〜
Ａ１５が全て°′０゛のとき他方の出力端子Ｐ２から°
°０“を出力するようになっている。従って、ノア２１
４はアドレスＡＯ５〜Ａ１５が全て１′′であれば割込
受付可能状態となす０“を出力する乙とになる。
１５が全て”１”、ＡＯ４が’ｏ”のとき−・方の出力
端子Ｐ１から“１°′を出力し、入力アドレスＡＯ４〜
Ａ１５が全て°′０゛のとき他方の出力端子Ｐ２から°
°０“を出力するようになっている。従って、ノア２１
４はアドレスＡＯ５〜Ａ１５が全て１′′であれば割込
受付可能状態となす０“を出力する乙とになる。
ただし、このノアからの“′０”′出力は、全てのプロ
セッサ１．２．３・・・・の割込受付部で同時に生じる
。
セッサ１．２．３・・・・の割込受付部で同時に生じる
。
セレクタ２１６には、データ入力のほかに、ＩＤ番号と
して自分が属するプロセッサに特定さ第１ている数値２
が入力されており、データ入力Ｄ００〜Ｄ１５のうちＩ
Ｄ番号（−２）で示された下から２桁ＨのビットとＤＯ
２におけるデータのみを出力する。すなわち、ＤＯ２が
０″であるとき’ｏ”を出力し、“１°′であれば”１
”を出力するようになっている。これにより、プロセッ
サ２が割込先として指定されている乙とを検出すること
になる。尚、プロセッサｉ （ｉ＝−１，２，３゜・
・ ・ １ ．１５）のＩＤ番号はｔよ１であるとする。
して自分が属するプロセッサに特定さ第１ている数値２
が入力されており、データ入力Ｄ００〜Ｄ１５のうちＩ
Ｄ番号（−２）で示された下から２桁ＨのビットとＤＯ
２におけるデータのみを出力する。すなわち、ＤＯ２が
０″であるとき’ｏ”を出力し、“１°′であれば”１
”を出力するようになっている。これにより、プロセッ
サ２が割込先として指定されている乙とを検出すること
になる。尚、プロセッサｉ （ｉ＝−１，２，３゜・
・ ・ １ ．１５）のＩＤ番号はｔよ１であるとする。
アンドゲート２１８はノア２１４及びセレクタ２１６か
ら“０°′を入力した状態で、他から°°１″のライ１
−パルスを入力すると１゛′を割込受付信号として外部
に出力するようになっている。
ら“０°′を入力した状態で、他から°°１″のライ１
−パルスを入力すると１゛′を割込受付信号として外部
に出力するようになっている。
一方、割込発生記憶部２２０は、アドレスＡ０４を入力
するインバータ２２２と、このインバータ２２２の出力
がデータ端子に入力されると共にアドレスＡＯＯ−ＡＯ
３がアドレス端子に出力され、また前記割込受付部２１
０の出力がクロ・ソ々端子に入力され、出力側が１−６
ビツ１−でブロモ・ソサ２に接続されている割込１ノジ
スタ２２４とから成る。
するインバータ２２２と、このインバータ２２２の出力
がデータ端子に入力されると共にアドレスＡＯＯ−ＡＯ
３がアドレス端子に出力され、また前記割込受付部２１
０の出力がクロ・ソ々端子に入力され、出力側が１−６
ビツ１−でブロモ・ソサ２に接続されている割込１ノジ
スタ２２４とから成る。
インバータ２２２はＡＯ４の入力を反転して割込レジス
タ２２４に出力する。尚、Ａ、 ０４が”ｏ”のとき割
込が要求されている。
タ２２４に出力する。尚、Ａ、 ０４が”ｏ”のとき割
込が要求されている。
割込レジスタ２２４はデータ端子に１１１１１が入力さ
れているときく第０４−”′Ｏ”）、クロック端子の入
力の立ち上がりで、そのときアト１／スＡＯＯ〜ＡＯ３
の２進数で指定されたビ・ソト位置に”１”を記憶する
。尚、割込レジスタ２２４の出力はデータバス３０と同
じビット幅を持っている。又、データ端子入力が１１１
１１のときは割込要求によりセット、＋１０１１のとき
は割込処理完了後のクリア動作となる。
れているときく第０４−”′Ｏ”）、クロック端子の入
力の立ち上がりで、そのときアト１／スＡＯＯ〜ＡＯ３
の２進数で指定されたビ・ソト位置に”１”を記憶する
。尚、割込レジスタ２２４の出力はデータバス３０と同
じビット幅を持っている。又、データ端子入力が１１１
１１のときは割込要求によりセット、＋１０１１のとき
は割込処理完了後のクリア動作となる。
プロセラづ２は、割込１ノジスタ２２４のいずれかのビ
ットが１１１１１となったことで自分に割込要求が発生
していることを識別でき、又１１ｘｌ＋となったビット
位置から割込発信元を識別することができる。
ットが１１１１１となったことで自分に割込要求が発生
していることを識別でき、又１１ｘｌ＋となったビット
位置から割込発信元を識別することができる。
割込処理を行うためのアドレスバスに与えら他る情報は
例えば第２図に示すように構成され、ＡＯＯ〜ＡＯ３で
割込発信元のＩＤ番号が示される。たとえば割込発信元
がプロセラ−ＩＪ１であれば００（１１（−１） 、プ
ロセッサ２であればＣｌ０１０ （＝２） 、プロセッ
サ３であれば００１１（＝３）・・・となる。又、ＡＯ
４のＩＩ ＯＩＩで割込レジスタ２４４のＡＯＯ〜ＡＯ
３で示されるビット位置のセット、第０４の１１１１１
で割込レジスタのＡＯＯ〜ＡＯ３で示されるビット位置
のリセットが行われ、ＡＯ５〜Ａ１５が全て１′′にな
ったこと及びデータＤ００〜Ｄ１５で自分の所属するブ
ロモ・ソサが特定されたことで割込１ノジスタの内容変
更可能となる。
例えば第２図に示すように構成され、ＡＯＯ〜ＡＯ３で
割込発信元のＩＤ番号が示される。たとえば割込発信元
がプロセラ−ＩＪ１であれば００（１１（−１） 、プ
ロセッサ２であればＣｌ０１０ （＝２） 、プロセッ
サ３であれば００１１（＝３）・・・となる。又、ＡＯ
４のＩＩ ＯＩＩで割込レジスタ２４４のＡＯＯ〜ＡＯ
３で示されるビット位置のセット、第０４の１１１１１
で割込レジスタのＡＯＯ〜ＡＯ３で示されるビット位置
のリセットが行われ、ＡＯ５〜Ａ１５が全て１′′にな
ったこと及びデータＤ００〜Ｄ１５で自分の所属するブ
ロモ・ソサが特定されたことで割込１ノジスタの内容変
更可能となる。
また、割込処理を行うためのデータバスに与えられる情
報は、プロセッサ１に割込をかけたいときはＤｏｌ （
ピッ１−１）を９”θ″、プロセッサ２に割込をかけた
いときはＤＯ２（ビット２）を′”Ｏ″、ゴロセッサ３
に割込をかけたいときはＤ０３ （ビット３）を”０°
′という具合に構成される。
報は、プロセッサ１に割込をかけたいときはＤｏｌ （
ピッ１−１）を９”θ″、プロセッサ２に割込をかけた
いときはＤＯ２（ビット２）を′”Ｏ″、ゴロセッサ３
に割込をかけたいときはＤ０３ （ビット３）を”０°
′という具合に構成される。
前記プロセツサ毎に対する割込受付部２１０と割込発生
記憶部２２０と同様のものは、各プロセッサ毎に設けら
れており、プロセッサ１１３、・・・に対して各々割込
受付部１１０．３１０、・・・割込発生記憶部１２０．
３２０、・・・・が備えられている。尚、割込受イ」部
１１０．３１０・・・・内のセレクタ（図示せず）に与
えられるＩＤ番号は１．２３、・・・である。。
記憶部２２０と同様のものは、各プロセッサ毎に設けら
れており、プロセッサ１１３、・・・に対して各々割込
受付部１１０．３１０、・・・割込発生記憶部１２０．
３２０、・・・・が備えられている。尚、割込受イ」部
１１０．３１０・・・・内のセレクタ（図示せず）に与
えられるＩＤ番号は１．２３、・・・である。。
次に上記実施例の全体的な動作について説明する。。
ゴロセッサ１がブロモ・フづ２に割込をかけたい場合、
第２図に示すアドレスＯＦＦＥ Ｉ Ｈと第３図に示す
データＯＦ Ｆ Ｆ Ｔ３ ）（をアトし・スパス２０
とデータバス３０に出した後、ライトパルスなコシトロ
ールバス４０内のライト線に出力する。
第２図に示すアドレスＯＦＦＥ Ｉ Ｈと第３図に示す
データＯＦ Ｆ Ｆ Ｔ３ ）（をアトし・スパス２０
とデータバス３０に出した後、ライトパルスなコシトロ
ールバス４０内のライト線に出力する。
プロセッサ２側で（才、デコーダ２１２が０ＦＦＥＸＨ
（Ｘは任意）をデコードしてＰ］端子から１″を出力す
る。これによりノア２１４から１１ＯＮが出力される。
（Ｘは任意）をデコードしてＰ］端子から１″を出力す
る。これによりノア２１４から１１ＯＮが出力される。
尚、他のプロセッサ３においても同様である。
又、セレクタ２１６は入力したデータＤＯＯ〜Ｄ１５の
うちＩＤ番号で示されるビット位置の内容、すなわちビ
ット２の１１０１＋を出力する。尚、他のプロセッサの
セレクタは１“を出力するよって、プロセッサ２にかか
る割込受付部２１０のみのアンドゲート２１８がライト
パルスを入力したときレベル１１１１１を出力する。
うちＩＤ番号で示されるビット位置の内容、すなわちビ
ット２の１１０１＋を出力する。尚、他のプロセッサの
セレクタは１“を出力するよって、プロセッサ２にかか
る割込受付部２１０のみのアンドゲート２１８がライト
パルスを入力したときレベル１１１１１を出力する。
一方、割込発生記憶部２２０では、インバータ２２２の
入力ＡＯ４が”０″であるため割込レジスタ２２４のデ
ータ端子に１″が入力され、またアドレス入力端子にＡ
ＯＯ〜ＡＯ３の” ｏ ｏ 。
入力ＡＯ４が”０″であるため割込レジスタ２２４のデ
ータ端子に１″が入力され、またアドレス入力端子にＡ
ＯＯ〜ＡＯ３の” ｏ ｏ 。
１″ （＝−１）が入力される。
従って、割込受付部２１０から”１゛′の割込受付信号
をクロックパルスとしてクロック端子に入力すると、割
込１／ジスタ２２４はセット状態となりＡＯＯ〜ＡＯ３
で示されろ第１ビ・ソト位置に１１１１１を記憶する。
をクロックパルスとしてクロック端子に入力すると、割
込１／ジスタ２２４はセット状態となりＡＯＯ〜ＡＯ３
で示されろ第１ビ・ソト位置に１１１１１を記憶する。
割込１／ジスタ２２４のいずれかのビット位置ｔこ”１
”′が記憶される乙とでプロセッサ２は自分に割込要求
が生じたことを認識し、しかもｌ＋１＋１のビット位置
より割込信号発信元を認識できる。
”′が記憶される乙とでプロセッサ２は自分に割込要求
が生じたことを認識し、しかもｌ＋１＋１のビット位置
より割込信号発信元を認識できる。
しかる後、プロセッサ２は所定の割込処理ルーチンを開
始する。
始する。
所定の割込処理ルーチンを終わったところでプロセッサ
２は、アドレスＯＦ Ｆ Ｆ Ｉ Ｈなアドレスバス２
０に与えデータＯＦＦＦＦＢＨをデータバス３０に与え
た後ライトパルスを出力する。
２は、アドレスＯＦ Ｆ Ｆ Ｉ Ｈなアドレスバス２
０に与えデータＯＦＦＦＦＢＨをデータバス３０に与え
た後ライトパルスを出力する。
今度は、ＡＯ４がｎｉｎなので割込Ｉ／レジスタ２４の
データ端子Ｎｌ”０″が入力され、アドレス入力端子に
は°’０００１”が入力される。そして、アンドゲート
２１８からクロックパルスが出力されるため割込レジス
タ２２４のビット１の内容はＩＩ Ｉ ＩＩ −ＩＩ
Ｑ ＩＩにクリアされ、初期状態に戻る。
データ端子Ｎｌ”０″が入力され、アドレス入力端子に
は°’０００１”が入力される。そして、アンドゲート
２１８からクロックパルスが出力されるため割込レジス
タ２２４のビット１の内容はＩＩ Ｉ ＩＩ −ＩＩ
Ｑ ＩＩにクリアされ、初期状態に戻る。
これにより、プロセッサ２に対する割込要求信号もネゲ
ートされる。
ートされる。
このようにして、プロセッサ１からプロセッサ２への割
込が実行される。
込が実行される。
プロセッサ３に割込をかけたい場合はデータＤＯＯ−Ｄ
１５として０ＦＦＦ７Ｈをデータバス３０へ出力すれば
よい。尚、データが０ＯＯＯＨの場合は、すべてのプロ
セッサ１．２．３・・・の割込レジスタがセットされる
ことになる。
１５として０ＦＦＦ７Ｈをデータバス３０へ出力すれば
よい。尚、データが０ＯＯＯＨの場合は、すべてのプロ
セッサ１．２．３・・・の割込レジスタがセットされる
ことになる。
〈発明の効果〉
以上説明したように本発明によれば、割込用の特別な信
号線を用いることなく、通常のバスのみで任意のプロセ
ッサ間で割込をかけることができ配線上の負担が減る。
号線を用いることなく、通常のバスのみで任意のプロセ
ッサ間で割込をかけることができ配線上の負担が減る。
また。割り込まれた側から割込要求元を識別することが
でき、割込処理に多様性を持たせることができ、更に１
対多数の割込も一度に行え、時間的な無駄がない。
でき、割込処理に多様性を持たせることができ、更に１
対多数の割込も一度に行え、時間的な無駄がない。
第１図は本発明の一実施例にかかるマルチプロセッサシ
ステムを示すブロック図、 第２図は割込用アドレスの構成例を示す説明図、第３図
は割込用データの構成例を示す説明図である。 １．２．３・・・プロセッサ、 １０・・バス、 １１０．２１０．３１．０・・割込受付部、１２０．２
２０．３２０・・割込発生記憶部、２１２・・デコーダ
、 ２１６・・セレクタ、 ２２４・・割込レジスタ
ステムを示すブロック図、 第２図は割込用アドレスの構成例を示す説明図、第３図
は割込用データの構成例を示す説明図である。 １．２．３・・・プロセッサ、 １０・・バス、 １１０．２１０．３１．０・・割込受付部、１２０．２
２０．３２０・・割込発生記憶部、２１２・・デコーダ
、 ２１６・・セレクタ、 ２２４・・割込レジスタ
Claims (1)
- 【特許請求の範囲】 １系統のバス上に複数のプロセッサを接続したマルチプ
ロセッサシステムの割込制御方法において、 各プロセッサに予め固有のＩＤ番号を付しておき、 割込発生元であるプロセッサはバス上に割込先であるプ
ロセッサの第１のＩＤ番号と自分の第２のＩＤ番号をそ
れぞれ発生し、 各プロセッサは第１のＩＤ番号が自分のＩＤ番号である
かどうかを判別し、 自分のＩＤ番号であれば第２のＩＤ番号を参照して割込
発生元であるプロセッサを識別し、該プロセッサから割
込があったことを認識することを特徴とするマルチプロ
セッサシステムの割込制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29870585A JPS62157961A (ja) | 1985-12-30 | 1985-12-30 | マルチプロセツサシステムの割込制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29870585A JPS62157961A (ja) | 1985-12-30 | 1985-12-30 | マルチプロセツサシステムの割込制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157961A true JPS62157961A (ja) | 1987-07-13 |
| JPH0323940B2 JPH0323940B2 (ja) | 1991-04-02 |
Family
ID=17863215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29870585A Granted JPS62157961A (ja) | 1985-12-30 | 1985-12-30 | マルチプロセツサシステムの割込制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62157961A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194466A (ja) * | 1987-09-03 | 1989-04-13 | Honeywell Bull Inc | 優先割込み指令に応答するデータ処理システム |
| JPH02214238A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | 通信アダプタ |
| US7711534B2 (en) | 2005-12-09 | 2010-05-04 | International Business Machines Corporation | Method and system of design verification |
| US7849362B2 (en) | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
| US9367493B2 (en) | 2005-12-09 | 2016-06-14 | Globalfoundries Inc. | Method and system of communicating between peer processors in SoC environment |
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| JPS58178468A (ja) * | 1982-04-14 | 1983-10-19 | Omron Tateisi Electronics Co | デ−タ処理システムの割込方式 |
-
1985
- 1985-12-30 JP JP29870585A patent/JPS62157961A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178468A (ja) * | 1982-04-14 | 1983-10-19 | Omron Tateisi Electronics Co | デ−タ処理システムの割込方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9367493B2 (en) | 2005-12-09 | 2016-06-14 | Globalfoundries Inc. | Method and system of communicating between peer processors in SoC environment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323940B2 (ja) | 1991-04-02 |
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