JPH0194466A - 優先割込み指令に応答するデータ処理システム - Google Patents
優先割込み指令に応答するデータ処理システムInfo
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- JPH0194466A JPH0194466A JP63220270A JP22027088A JPH0194466A JP H0194466 A JPH0194466 A JP H0194466A JP 63220270 A JP63220270 A JP 63220270A JP 22027088 A JP22027088 A JP 22027088A JP H0194466 A JPH0194466 A JP H0194466A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、データ処理システムに関し、特にマイクロプ
ロセッサの割込み能力を拡張するための装置に関する。
ロセッサの割込み能力を拡張するための装置に関する。
（従来の技術および解決しようとする課題）マイクロプ
ロセッサは、一般に、ある制限された数の優先順位の割
込みを受入れることができる。−例として、モトローラ
６８０２０型３２ビツト・マイクロプロセッサは、７
つの割込み優先レベルを有する。レベル７は最も高い優
先順位であり、レベル０は割込み要求がない状態を示す
。
ロセッサは、一般に、ある制限された数の優先順位の割
込みを受入れることができる。−例として、モトローラ
６８０２０型３２ビツト・マイクロプロセッサは、７
つの割込み優先レベルを有する。レベル７は最も高い優
先順位であり、レベル０は割込み要求がない状態を示す
。
Ｐｒｅｎｔｉｃｅ−１１ａ１１社発行のｒ Ｍ Ｃ６８
０２０型３２ビツト・マイクロプロセッサ、ユーザーズ
・マニュアル、第２版」に記載されるように、割込みの
ための例外処理が行なわれるが、これにおいてはマイク
ロプロセッサは割込みを行なう装置からベクトル番号を
取出し、アドレス・バスのピンＡｌＮＡ３において確認
される割込みのレベル番号を表示する。もしベクトル番
号が割込み装置により生成されなければ、外部ロジック
が自動的なベクトル化操作を要求し、プロセッサが内部
的に割込みレベル番号により決定されるベクトル番号を
生成する。
０２０型３２ビツト・マイクロプロセッサ、ユーザーズ
・マニュアル、第２版」に記載されるように、割込みの
ための例外処理が行なわれるが、これにおいてはマイク
ロプロセッサは割込みを行なう装置からベクトル番号を
取出し、アドレス・バスのピンＡｌＮＡ３において確認
される割込みのレベル番号を表示する。もしベクトル番
号が割込み装置により生成されなければ、外部ロジック
が自動的なベクトル化操作を要求し、プロセッサが内部
的に割込みレベル番号により決定されるベクトル番号を
生成する。
しかし、多数のプロセッサおよび多数の周辺サブシステ
ムを有するデータ処理システムにおいては、行なわれる
優先割込み回数があまりにも制限的である。
ムを有するデータ処理システムにおいては、行なわれる
優先割込み回数があまりにも制限的である。
（課題を解決するための手段）
従って、本発明の目的は、更に多数の優先割込み数を有
する改善されたデータ処理システムの提供にある。
する改善されたデータ処理システムの提供にある。
（発明の要約）
データ処理システムは、一般に全てがシステム・バスと
結合される多数のサブシステムを有する。これらのサブ
システムは、従来のサブシステムを構成し、かつ更に所
有権に対象にならないサブシステム（ＮＰＥ）を含む。
結合される多数のサブシステムを有する。これらのサブ
システムは、従来のサブシステムを構成し、かつ更に所
有権に対象にならないサブシステム（ＮＰＥ）を含む。
所有権の対象にならないサブシステムは、所有権の対象
にならないアプリケーション・ソフトウェアを実行する
。
にならないアプリケーション・ソフトウェアを実行する
。
前記ＮＰＥは、他のサブシステムから割込み指令を受取
る。これら指令は、ＮＰＣのチャネル番号、要求側のサ
ブシステムのチャネル番号、るよびＮＰＥが実行すべき
動作を記述する機器制御コードを含む。ＮＰＥは、割込
み側の装置のチャネル番号を格納するレジスタＩＩＲを
識別する。
る。これら指令は、ＮＰＣのチャネル番号、要求側のサ
ブシステムのチャネル番号、るよびＮＰＥが実行すべき
動作を記述する機器制御コードを含む。ＮＰＥは、割込
み側の装置のチャネル番号を格納するレジスタＩＩＲを
識別する。
指令を受取ると同時に、ＮＰＥにおける中央処理装置（
ｃｐｕ）が、このＣＰＵが更に高い優先順位の指令を実
行中でな、いかどうかが確認される優先順位要求を受取
る。
ｃｐｕ）が、このＣＰＵが更に高い優先順位の指令を実
行中でな、いかどうかが確認される優先順位要求を受取
る。
この指令がＣＰＵにより確認されると、ＩＩＲに格納さ
れたチャネル番号が、割込みベクトル列ランダム・アク
セス・メモリー（ＲＡＭ）の入力アドレス・ターミナル
に与えられる。前記ＲＡＭは、各チャネル番号と対応す
る各記憶場所に８ビツトのオフセット・ベクトルを格納
する。
れたチャネル番号が、割込みベクトル列ランダム・アク
セス・メモリー（ＲＡＭ）の入力アドレス・ターミナル
に与えられる。前記ＲＡＭは、各チャネル番号と対応す
る各記憶場所に８ビツトのオフセット・ベクトルを格納
する。
例外ベクトル・テーブルは、要求された割込みを処理す
るための割込みルーチンの開始アドレスであるポインタ
を格納する。ＣＰＵにより与えられる基底アドレスは、
例外ベクトル・テーブルにおいてポインタを見出すため
オフセット・ベクトル値に４回加えられる。
るための割込みルーチンの開始アドレスであるポインタ
を格納する。ＣＰＵにより与えられる基底アドレスは、
例外ベクトル・テーブルにおいてポインタを見出すため
オフセット・ベクトル値に４回加えられる。
このポインタは、割込みルーチンの開始アドレスである
。
。
本発明の方法が実施される方法、および本発明の装置が
構成される方法、およびその作動モードについては、添
付図面と共に以降の詳細な記述を参照すれば最もよく理
解することができよう。
構成される方法、およびその作動モードについては、添
付図面と共に以降の詳細な記述を参照すれば最もよく理
解することができよう。
（実施例〕
第１図は、全て共に１つのシステム・バス１６と結合さ
れたシステム管理機能（ＳＭＦ）３２、多くの選択的な
プロセッサ３４、遠隔メモリー３０、多くの選択的な周
辺サブシステム３６および所有権の対象とならないサブ
システム３を含むデータ処理システム１のブロック図を
示す。ＳＭＦ３２は、データ処理システム１全体び始動
および中央集中制御を行なう。遠隔メモリー３０、選択
的なプロセッサ３４および任意の周辺サブシステム３６
は、作動において周知のものである。
れたシステム管理機能（ＳＭＦ）３２、多くの選択的な
プロセッサ３４、遠隔メモリー３０、多くの選択的な周
辺サブシステム３６および所有権の対象とならないサブ
システム３を含むデータ処理システム１のブロック図を
示す。ＳＭＦ３２は、データ処理システム１全体び始動
および中央集中制御を行なう。遠隔メモリー３０、選択
的なプロセッサ３４および任意の周辺サブシステム３６
は、作動において周知のものである。
所有権の対象とならないシステム（ＮＰＥ）３は、所有
権の対象とならないオペレーティング・システムがボー
トを介して結合される一連のプラットフォーム・システ
ムを提供する。このため、システムの設計者達が、広範
囲のすぐ人手できるアプリケーション・ソフトウェアを
データ処理システムｌを構成する他の従来のサブシステ
ムの標準的なソフトウェアと組合せることにより、「解
決策」を：１１じることを可能にする。
権の対象とならないオペレーティング・システムがボー
トを介して結合される一連のプラットフォーム・システ
ムを提供する。このため、システムの設計者達が、広範
囲のすぐ人手できるアプリケーション・ソフトウェアを
データ処理システムｌを構成する他の従来のサブシステ
ムの標準的なソフトウェアと組合せることにより、「解
決策」を：１１じることを可能にする。
ＮＰＥ３は、全てが共にアドレス・バス６およびデータ
・バス８と結合された中央処理装置（ＣＰＵ）２、科学
４算処理装置（ＳＰＵ）４、メモリー管理装置（ＭＭＵ
）１０、およびメモリー非照合装置（ＮＭＭＵ）１４を
含む。メモリー照合装置（ＲＭＵ）１２は、物理的アド
レス・バス１８により、データ・バス８およびＭ Ｍ
Ｕ １０と結合されている。局所メモリー２８は、デー
タ・バス２４およびアドレス・バス２６を介してＭ Ｒ
Ｕ １２と結合されている。Ｍ ＲＵ １２およびＮＭ
ＲＵ１４は共にシステム・バス１６と結合されている。
・バス８と結合された中央処理装置（ＣＰＵ）２、科学
４算処理装置（ＳＰＵ）４、メモリー管理装置（ＭＭＵ
）１０、およびメモリー非照合装置（ＮＭＭＵ）１４を
含む。メモリー照合装置（ＲＭＵ）１２は、物理的アド
レス・バス１８により、データ・バス８およびＭ Ｍ
Ｕ １０と結合されている。局所メモリー２８は、デー
タ・バス２４およびアドレス・バス２６を介してＭ Ｒ
Ｕ １２と結合されている。Ｍ ＲＵ １２およびＮＭ
ＲＵ１４は共にシステム・バス１６と結合されている。
ＣＰＵ２は、典型的には、アドレス・バス６上に３２の
アドレス信号を生じ、データ・バス８上で３２のデータ
信号を受取りあるいは生成し、また多くの制御リードを
有するＭｏｔｏｒｏｌａ社の６８０２０型゛マイクロプ
ロセツサである。５ＰＵ４は、典型的には、ＭｏＬｏｒ
ｏｌａ社の６８８８１型浮動小数点コプロセッサである
。５ＰＵ４およびＣＰＵ２は、浮動小数点命令の実行と
共働する。ＣＰＵ２は、命令を取出して復号し、有効ア
ドレスを計算し、オペランドの照合を開始する。Ｓ Ｐ
Ｕ４は次にこれら命令を実行する。
アドレス信号を生じ、データ・バス８上で３２のデータ
信号を受取りあるいは生成し、また多くの制御リードを
有するＭｏｔｏｒｏｌａ社の６８０２０型゛マイクロプ
ロセツサである。５ＰＵ４は、典型的には、ＭｏＬｏｒ
ｏｌａ社の６８８８１型浮動小数点コプロセッサである
。５ＰＵ４およびＣＰＵ２は、浮動小数点命令の実行と
共働する。ＣＰＵ２は、命令を取出して復号し、有効ア
ドレスを計算し、オペランドの照合を開始する。Ｓ Ｐ
Ｕ４は次にこれら命令を実行する。
優先割込みロジック３８は、システム・バス１６から受
取った割込み指令を処理する。
取った割込み指令を処理する。
ＭＭＵＩＯは、典型的には、ＣＰＵ２からアドレス・バ
ス６を介して論理アドレスを受取り、バス１８上の転送
のための物理的アドレスを生じるＭｏｔ、ｏｒｏｌａ礼
６８８５ ｌ型ベージ型メモリー管理装置である。
ス６を介して論理アドレスを受取り、バス１８上の転送
のための物理的アドレスを生じるＭｏｔ、ｏｒｏｌａ礼
６８８５ ｌ型ベージ型メモリー管理装置である。
ＭＲＵ１２は、Ｍ Ｍ Ｕ １０およびシステム・バス
１６から物理的アドレスを受取り、局所メモリー２８ま
たは遠隔メモリー３０の場所がアドレス指定されるかど
うか判定する。もしトランザクションが局所メモリー書
込みであれば、Ｍ ＲＵ １２はＣＰＵ２から受取った
各データ・バイトにパリティを付し、これを局所メモリ
ー２８のアドレス指定された場所に格納する。もしこの
トランザクションが局所メそリー読出しであるならば、
ＭＲＵ＋２はアドレス指定された場所からデータをアク
セスし、適当なパリティ検査を行ない、データを要求側
のＣＰＵ２または５ＰＵ４あるい′はシステム・バス１
６へ送る。
１６から物理的アドレスを受取り、局所メモリー２８ま
たは遠隔メモリー３０の場所がアドレス指定されるかど
うか判定する。もしトランザクションが局所メモリー書
込みであれば、Ｍ ＲＵ １２はＣＰＵ２から受取った
各データ・バイトにパリティを付し、これを局所メモリ
ー２８のアドレス指定された場所に格納する。もしこの
トランザクションが局所メそリー読出しであるならば、
ＭＲＵ＋２はアドレス指定された場所からデータをアク
セスし、適当なパリティ検査を行ない、データを要求側
のＣＰＵ２または５ＰＵ４あるい′はシステム・バス１
６へ送る。
もしトランザクションが遠隔メモリー３０に対するもの
であれば、Ｍ ＲＵ １２はアドレス、制御およびデー
タ情報を遠隔メモリー３０に対する書込み操作のためシ
ステム・バス１６上に送出する。読出し操作のためには
、ＭＲＵ＋２はアドレスおよび制御情報をシステム・バ
ス１６士に送出する。この場合、データ情報（チャネル
番号）は送出側の装置を識別する。従フて、第２の半バ
ス・サイクルの間、応答指令は要求されたデータならび
に要求側装置のアドレス、チャネル番号を含むことにな
る。
であれば、Ｍ ＲＵ １２はアドレス、制御およびデー
タ情報を遠隔メモリー３０に対する書込み操作のためシ
ステム・バス１６上に送出する。読出し操作のためには
、ＭＲＵ＋２はアドレスおよび制御情報をシステム・バ
ス１６士に送出する。この場合、データ情報（チャネル
番号）は送出側の装置を識別する。従フて、第２の半バ
ス・サイクルの間、応答指令は要求されたデータならび
に要求側装置のアドレス、チャネル番号を含むことにな
る。
Ｍ Ｍ Ｕ １０、ＭＲＵ＋２は、８．１６．２４およ
び３２ビツト１１】のトランザクション（ｌ、２．３お
よび４バイト）を支持する。
び３２ビツト１１】のトランザクション（ｌ、２．３お
よび４バイト）を支持する。
Ｎ Ｍ ＲＵ １４は、内部のＮＰＥ３ （局所）非メ
モリー指令を含む全ての非メモリー指令、およびシステ
ム・バス１６上の全ての非メモリー指令を制御する。局
所の非メモリー指令は、プログラマが多くのレジスタを
使用できるようにする。遠隔非メモリー指令は、プログ
ラマがシステム・バス１６と結合されたコントローラに
おける多くのレジスタを使用できるようにする。
モリー指令を含む全ての非メモリー指令、およびシステ
ム・バス１６上の全ての非メモリー指令を制御する。局
所の非メモリー指令は、プログラマが多くのレジスタを
使用できるようにする。遠隔非メモリー指令は、プログ
ラマがシステム・バス１６と結合されたコントローラに
おける多くのレジスタを使用できるようにする。
第２図は、ある典型的な非メモリー指令のフォーマット
を示している。データをシステム・バス＋６と結合さね
た別のサブシステムに送るシステム・バス１６と結合さ
れた１つのサブシステムである出力指令は、アドレス・
バス１６−２のビット位置８乃至１７に受取り側サブシ
ステムのチャネル番号と、アドレス・バス１６−２のビ
ット位置１８乃至２３に機器制御コードと、データ・バ
ス１６−４のビット位置０乃至３１にデータを含む。制
御バス１６−６における制御信号には、これがメモリー
３０の指令でないことを示すメモリー照合信号ＢＳＭＲ
ＥＦ、および前の指令に対する応答ではないことを示す
第２の半バス・サイクル信号Ｂ５５ＨＢＣが含まれる。
を示している。データをシステム・バス＋６と結合さね
た別のサブシステムに送るシステム・バス１６と結合さ
れた１つのサブシステムである出力指令は、アドレス・
バス１６−２のビット位置８乃至１７に受取り側サブシ
ステムのチャネル番号と、アドレス・バス１６−２のビ
ット位置１８乃至２３に機器制御コードと、データ・バ
ス１６−４のビット位置０乃至３１にデータを含む。制
御バス１６−６における制御信号には、これがメモリー
３０の指令でないことを示すメモリー照合信号ＢＳＭＲ
ＥＦ、および前の指令に対する応答ではないことを示す
第２の半バス・サイクル信号Ｂ５５ＨＢＣが含まれる。
各サブシステムはその一義的なチャネル番号に応答する
ことになる。
ことになる。
機器制御コードは、受取り側のサブシステムが行なう動
作を表示する。
作を表示する。
また、入力指令がその入力応答と共に示されている。デ
ータ・バス１６−４のビット位置０〜９が送出側のサブ
システムのチャネル番号を指示することに注意されたい
。このチャネル番号は、アドレス・バス１６−２のビッ
ト位置８乃至１７における入力応答指令に現れることに
なる。
ータ・バス１６−４のビット位置０〜９が送出側のサブ
システムのチャネル番号を指示することに注意されたい
。このチャネル番号は、アドレス・バス１６−２のビッ
ト位置８乃至１７における入力応答指令に現れることに
なる。
信号Ｂ５５ＨＢＣは′、これが前の入力指令に対する応
答であることを示すことに注意すること。
答であることを示すことに注意すること。
割込み指令は、本発明の諸要素によって処理される。こ
の指令は、ＮＰＥ３のチャネル番号の１６進数ＯＦおよ
び機器制御コードの１６進数０３を含む。データ・バス
１６−４は、割込み側のサブシステムまたはこのサブシ
ステム内部の装置のチャネル番号および割込みレベルを
含む。
の指令は、ＮＰＥ３のチャネル番号の１６進数ＯＦおよ
び機器制御コードの１６進数０３を含む。データ・バス
１６−４は、割込み側のサブシステムまたはこのサブシ
ステム内部の装置のチャネル番号および割込みレベルを
含む。
ＮＰＥ３は、もしこの割込みレベルがＣＰＵ２により実
行中のプログラムのその時のレベルより高ければ、この
割込みを処理することになる。
行中のプログラムのその時のレベルより高ければ、この
割込みを処理することになる。
第３図においては、システム・バス１６における全ての
指令がＮＰＥ３によって受取られる。アドレス・バス１
Ｂ−２およびドライバ６６を介して受取られるチャネル
番号信号Ｂ Ｓ Ａ Ｄ ８−１７がロジック７６に加
えられる。ＮＰＥ３のチャネル番号は、スイッチ（図示
せず）によりセットされる。
指令がＮＰＥ３によって受取られる。アドレス・バス１
Ｂ−２およびドライバ６６を介して受取られるチャネル
番号信号Ｂ Ｓ Ａ Ｄ ８−１７がロジック７６に加
えられる。ＮＰＥ３のチャネル番号は、スイッチ（図示
せず）によりセットされる。
また制御１８号Ｂ５５ＨＢＣおよびＢＳＭＲＥＦが、制
御バス１６−６およびドライバ７Ｂを介してロジック７
６に加えられる。もし信号ＢＳＡＤ １０乃至１７が！
６進数ＯＦのチャネル番号を示すならば、信号Ｉ ＴＳ
ＡＭＥがローとなる。次に、もし信号ＢＳＡＤ８、ＢＳ
ＡＤ９、ＢＳＭＲＥＦおよびＢ５５ＨＢＣが全てローで
あるならば、信号ＣＰＩＮＴＦが生成される。信号ＣＰ
ＩＮＴＦが割込み識別レジスタ（ＩＩＲ）５４のクロッ
ク人力に加えられ、このレジスタは次にデータ・バス１
６−４およびドライバ６Ｂを介してデータ信号ＢＳＤＴ
Ｏ乃至１５を格納し、またアドレス信号ＢＳＡＤ １６
乃至２３を格納する。アドレス信号ＢＳＡＤ ｌ ６乃
至２３は、機器ル制御コード１６進数０３およびチャネ
ル番号の２つの下位ビットを含む。信号ＢＳＤＴＯ〜９
は、ソース・サブシステムまたはサブシステムの装置の
チャネル番号を指示し、また信号ＢＳＤＴＩＯ〜１５は
ソースの割込みレベルを指示する。
御バス１６−６およびドライバ７Ｂを介してロジック７
６に加えられる。もし信号ＢＳＡＤ １０乃至１７が！
６進数ＯＦのチャネル番号を示すならば、信号Ｉ ＴＳ
ＡＭＥがローとなる。次に、もし信号ＢＳＡＤ８、ＢＳ
ＡＤ９、ＢＳＭＲＥＦおよびＢ５５ＨＢＣが全てローで
あるならば、信号ＣＰＩＮＴＦが生成される。信号ＣＰ
ＩＮＴＦが割込み識別レジスタ（ＩＩＲ）５４のクロッ
ク人力に加えられ、このレジスタは次にデータ・バス１
６−４およびドライバ６Ｂを介してデータ信号ＢＳＤＴ
Ｏ乃至１５を格納し、またアドレス信号ＢＳＡＤ １６
乃至２３を格納する。アドレス信号ＢＳＡＤ ｌ ６乃
至２３は、機器ル制御コード１６進数０３およびチャネ
ル番号の２つの下位ビットを含む。信号ＢＳＤＴＯ〜９
は、ソース・サブシステムまたはサブシステムの装置の
チャネル番号を指示し、また信号ＢＳＤＴＩＯ〜１５は
ソースの割込みレベルを指示する。
ロジック７６はまた、信号名称の水平線により示される
ようにローの時活動状態になる信号ＭＢＩＮＴＲを生じ
る。信号ＭＢ ［ＮＴＲは、バス確認信号ＡＣＫＭＢ
ｆがローになるまで活動状態を維持する。信号ＭＢ Ｉ
ＮＴＲはプログラム可能プレイ・ロジック（ＰＡＬ）
７０に対して加えられ、ここでＣＰＵ２に対するアクセ
スの他の更に高い優先順位の要求と競合する。最も高い
優先順位（７）は、ローの時緊急電源故障を示す信号Ｐ
ＷＦＡ Ｉ Ｌに与えられる。次に高い優先順位（６）
は、ローの時勘定タイマーが予め設定された値まで減算
したことを示す信号ＡＴＭＲＯＭに与えられる。次に高
い優先順位（５）は、実時間クロックが予め設定された
値に達したことを示す信号ＴＩＣＫＥＤに与えられる。
ようにローの時活動状態になる信号ＭＢＩＮＴＲを生じ
る。信号ＭＢ ［ＮＴＲは、バス確認信号ＡＣＫＭＢ
ｆがローになるまで活動状態を維持する。信号ＭＢ Ｉ
ＮＴＲはプログラム可能プレイ・ロジック（ＰＡＬ）
７０に対して加えられ、ここでＣＰＵ２に対するアクセ
スの他の更に高い優先順位の要求と競合する。最も高い
優先順位（７）は、ローの時緊急電源故障を示す信号Ｐ
ＷＦＡ Ｉ Ｌに与えられる。次に高い優先順位（６）
は、ローの時勘定タイマーが予め設定された値まで減算
したことを示す信号ＡＴＭＲＯＭに与えられる。次に高
い優先順位（５）は、実時間クロックが予め設定された
値に達したことを示す信号ＴＩＣＫＥＤに与えられる。
次に高い優先順位（３）は、ＮＰＥ３に対してプラグ・
インされた任意の装置が割込みを要求中であることを示
す信号Ｄ Ｂ Ｉ ＮＴＲに与えられる。
インされた任意の装置が割込みを要求中であることを示
す信号Ｄ Ｂ Ｉ ＮＴＲに与えられる。
最も低い優先順位（１）は、ＣＰＵ２に加ええられる。
もしＣＰＵ２がより高い優先順位指令を処理中でなけれ
ば、割込み確認信号ＣＰＩＮＴＡローを生成するため全
てハイであるＰＡＬ７２信号およびアドレス信号ＣＰＬ
Ａ １２乃至１５をＦＣＯＤＥＯ乃至２に加えること
によりこの指令を確認する。ＣＰＵ２もまた、アドレス
・ストローブ信号ＡＳを生成して信号ＣＰ Ｉ ＮＴＡ
を生成する。
ば、割込み確認信号ＣＰＩＮＴＡローを生成するため全
てハイであるＰＡＬ７２信号およびアドレス信号ＣＰＬ
Ａ １２乃至１５をＦＣＯＤＥＯ乃至２に加えること
によりこの指令を確認する。ＣＰＵ２もまた、アドレス
・ストローブ信号ＡＳを生成して信号ＣＰ Ｉ ＮＴＡ
を生成する。
信号ＣＰＩＮＴＡならびに信号ＭＢＩ ＮＴＲおよびＣ
ＰＰＡ２Ｂ乃至３０はＰ、Ａ Ｌ ７４にこの時、割込
み指令はＣＰＵ２に対するアクセスを行なう。信号ＣＰ
ＩＮＴＡがロジック６４へ加えられ、ＩＩＲレジスタ５
４の出力可能信号ＥＮＩＮＴＲを生成する。チャネル番
号がレジスタｌｌＲ５４に格納され、信号ＣＰＤＴ
１５〜２５が次に、データ・バス８およびマルチプレク
サ（ＭＩＸ）５０を介して、割込みベクトル・デイスプ
レィ、ランダム・アクセス・メモリー５２の人力アドレ
ス・ターミナルに加えられる。ＲＡＭ５２は、ベクトル
を格納する２つの１０２４ｘ ４ビツトのランダム・ア
クセス・メモリーからなっている。これらベクトルの機
能については、第４図に関して記述する。ＭＵＸ５０に
加えられる信号ＣＰＩＮＴＡローは、ＲＡＭ５２読出し
操作中データ・バス信号ＣＰＤＴ１６〜２５を選択し、
信号ＣＰＩＮＴＡハイはＲＡＭ５２の書込み操作中アド
レス・バスの６つの１５号ＣＰＬＡ８〜１７を選択する
。
ＰＰＡ２Ｂ乃至３０はＰ、Ａ Ｌ ７４にこの時、割込
み指令はＣＰＵ２に対するアクセスを行なう。信号ＣＰ
ＩＮＴＡがロジック６４へ加えられ、ＩＩＲレジスタ５
４の出力可能信号ＥＮＩＮＴＲを生成する。チャネル番
号がレジスタｌｌＲ５４に格納され、信号ＣＰＤＴ
１５〜２５が次に、データ・バス８およびマルチプレク
サ（ＭＩＸ）５０を介して、割込みベクトル・デイスプ
レィ、ランダム・アクセス・メモリー５２の人力アドレ
ス・ターミナルに加えられる。ＲＡＭ５２は、ベクトル
を格納する２つの１０２４ｘ ４ビツトのランダム・ア
クセス・メモリーからなっている。これらベクトルの機
能については、第４図に関して記述する。ＭＵＸ５０に
加えられる信号ＣＰＩＮＴＡローは、ＲＡＭ５２読出し
操作中データ・バス信号ＣＰＤＴ１６〜２５を選択し、
信号ＣＰＩＮＴＡハイはＲＡＭ５２の書込み操作中アド
レス・バスの６つの１５号ＣＰＬＡ８〜１７を選択する
。
ＲＡＭ５２は、信号ＥＮＶＥＣＲローにより可能状態に
なる。信号ＥＮＶＥＣＲが、アドレス・ストローブ時間
において、ＲＡＭロード信号ＬＤＶＥＣＲまたはＲＡＭ
読出し信号ＲＤＶＥＣＲまたは信号ＣＰ Ｉ ＮＴＡい
およびおよびＣＰＰＡ ３０のいずれかによって生成
され、る。
なる。信号ＥＮＶＥＣＲが、アドレス・ストローブ時間
において、ＲＡＭロード信号ＬＤＶＥＣＲまたはＲＡＭ
読出し信号ＲＤＶＥＣＲまたは信号ＣＰ Ｉ ＮＴＡい
およびおよびＣＰＰＡ ３０のいずれかによって生成
され、る。
の通り、非削込み操作の間下記の論理式において生成さ
れる。
れる。
れる。データ・ストローブ信号ＤＳはＲＡＭ５２のロー
ドのタイミングを制御することに注意されたい。
ドのタイミングを制御することに注意されたい。
ＰＡＬ５８はまた。監視データ空間サイクル（８進数５
に等しいＦＣＯＤＥ ０１ＦＣＯＤＥｌ場よびＦＣＯ
ＤＥ ２）の間ＲＡＭ５２に対する信号ＲＤＩＮＴＲ
アドレスを生成する。割込みはＣＰＵ空間サイクル（８
進数７に等しいＦＣＯＤＥ Ｏｌ ＦＣＯＤＥ
１ お よ びＦＣＯＤＥ ２）の間
処理される。
に等しいＦＣＯＤＥ ０１ＦＣＯＤＥｌ場よびＦＣＯ
ＤＥ ２）の間ＲＡＭ５２に対する信号ＲＤＩＮＴＲ
アドレスを生成する。割込みはＣＰＵ空間サイクル（８
進数７に等しいＦＣＯＤＥ Ｏｌ ＦＣＯＤＥ
１ お よ びＦＣＯＤＥ ２）の間
処理される。
下記の論理式は、ＰＡＬ５６．５８．６２．７０．７２
．７４のロジック、およびロジック６４および７６につ
いて記述する。
．７４のロジック、およびロジック６４および７６につ
いて記述する。
ム
ＣＰＩＮＴＦ＝ＢＳＡＤ ８．ＢＳＡＤ ９゜ＭＢ
Ｉ ＮＴＲ＝ＣＰ Ｉ ＮＴＦ、ＡＣにＭＢＩＡＣＫ
ＭＢ Ｉ ＝ＣＰ Ｉ ＮＴＡ。
Ｉ ＮＴＲ＝ＣＰ Ｉ ＮＴＦ、ＡＣにＭＢＩＡＣＫ
ＭＢ Ｉ ＝ＣＰ Ｉ ＮＴＡ。
ＭＢ Ｉ ＮＴＲ
ＣＰ Ｉ ＮＴＡ＝ＦＣＯＤＥ２゜
ＦＣＯＤＥＩ、ＦＣＯＤＥＯ，ＣＰＰＡ２ＢＣＰＰＡ２
Ｂ、ＣＰＰＡ２Ｂ、ＣＰＬＡ１５ＣＰ Ｉ ＮＴＡ＝Ｃ
Ｐ Ｉ ＮＴＡ。
Ｂ、ＣＰＰＡ２Ｂ、ＣＰＬＡ１５ＣＰ Ｉ ＮＴＡ＝Ｃ
Ｐ Ｉ ＮＴＡ。
Ｓ
Ｉ ＰＬ２＝ＰＷＦＡ Ｉ Ｌ＋ＡＴＭＲＯＶ＋Ｔ Ｉ
ＣＫＥＤ ＩＰＬ１＝ＰＷＦＡＩＬ＋ＡＴＭＲＯＶ＋Ｉ ＰＬＯ＝
ＰＷＦＡ ｒ Ｌ＋ＡＴＭＲＯＶ。
ＣＫＥＤ ＩＰＬ１＝ＰＷＦＡＩＬ＋ＡＴＭＲＯＶ＋Ｉ ＰＬＯ＝
ＰＷＦＡ ｒ Ｌ＋ＡＴＭＲＯＶ。
（Ｔ Ｉ ＣにＥＤ＋ＤＢ Ｉ ＮＴＲ＋ＭＢ Ｉ Ｎ
ＴＲ）ＨＨＩ（−非削込みＬＬＬ−最も高い優先順位Ｉ
ＴＳＡＭＥ＝チャネル番号コンパレータＢＳＡＤ １
３゜ ＢＳＡＤ１４．ＢＳＡＤ１５．ＢＳＡＤ１６゜５ＡＤ１
７ チヤネル番号（１６進数ＯＦ） ゛ド入 ベクトル・デープル５２ （使用可能化） ９、ＣＣＰＡ３０）） （ロード） ０、ＣＰＬＡＩ、ＣＰＬＡ２．ＣＰＬＡ３．ＣＰＬＡ４
．ＣＰＬＡ５．ＣＰＬＡ６．ＣＰＬＡ７（読出し） ＲＤＶＥＣＲ＝ＡＳ、Ｒ／Ｗ、ＦＣＯＤＥ２゜ＦＣＯＤ
ＥＩ、ＦＣＯＤＥＯ，ＣＰＬＡＯ，ＣＰＬＡＩ、ＣＰＬ
Ａ２．ＣＰＬＡ３．ＣＰＬＡ４゜ＣＰＬＡ５．ＣＰＬＡ
６．ＣＰＬＡ７ ゛入１； ルジスタ５４ （ロード） ＰＩＮＴＦ （出力使用可能） ＥＮ Ｉ ＮＴＲ＝ＣＰ Ｉ ＮＴＡ＋ＲＤ Ｉ ＮＴ
ＲＲＤＩＮＴＲ＝ＡＳ、ＣＰＲＤＷＲ，ＦＣＯＤＥ２、
ＦＣＯＤＥＩ、ＦＣＯＤＥＯ，ＣＰＬＡＯ。
ＴＲ）ＨＨＩ（−非削込みＬＬＬ−最も高い優先順位Ｉ
ＴＳＡＭＥ＝チャネル番号コンパレータＢＳＡＤ １
３゜ ＢＳＡＤ１４．ＢＳＡＤ１５．ＢＳＡＤ１６゜５ＡＤ１
７ チヤネル番号（１６進数ＯＦ） ゛ド入 ベクトル・デープル５２ （使用可能化） ９、ＣＣＰＡ３０）） （ロード） ０、ＣＰＬＡＩ、ＣＰＬＡ２．ＣＰＬＡ３．ＣＰＬＡ４
．ＣＰＬＡ５．ＣＰＬＡ６．ＣＰＬＡ７（読出し） ＲＤＶＥＣＲ＝ＡＳ、Ｒ／Ｗ、ＦＣＯＤＥ２゜ＦＣＯＤ
ＥＩ、ＦＣＯＤＥＯ，ＣＰＬＡＯ，ＣＰＬＡＩ、ＣＰＬ
Ａ２．ＣＰＬＡ３．ＣＰＬＡ４゜ＣＰＬＡ５．ＣＰＬＡ
６．ＣＰＬＡ７ ゛入１； ルジスタ５４ （ロード） ＰＩＮＴＦ （出力使用可能） ＥＮ Ｉ ＮＴＲ＝ＣＰ Ｉ ＮＴＡ＋ＲＤ Ｉ ＮＴ
ＲＲＤＩＮＴＲ＝ＡＳ、ＣＰＲＤＷＲ，ＦＣＯＤＥ２、
ＦＣＯＤＥＩ、ＦＣＯＤＥＯ，ＣＰＬＡＯ。
ＣＰＬＡＩ、ＣＰＬＡ２．ＣＰＬＡ３．ＣＰＬＡ４、Ｃ
ＰＬＡ５．ＣＰＬＡ６．ＣＰＬＡ７第４図は、本発明の
割込み特性の一例を示している。指令はシステム・バス
１６から受入れ指令８０において受取られ１機器制御コ
ード、割込み側のチャネル番号、および割込み使用可能
信号は１１Ｒレジスタ５４に格納される。また、割込み
信号ＭＢＩ ＮＴＲは優先順位エンコーダ７０に対する
アクセスを要求する。もしより高い優先順位の要求が優
先順位エンコーダ７０からなされる乃至、８進数１のＩ
ＰＬＯ〜２がＣＰＵ２に対するアクセスを要求する。も
しＣＰＵ２がより高い優先順位の指令を実行中でなけれ
ば、ＣＰＵ２がＩＲＲレジスタ５４の出力を可能状態に
する。
ＰＬＡ５．ＣＰＬＡ６．ＣＰＬＡ７第４図は、本発明の
割込み特性の一例を示している。指令はシステム・バス
１６から受入れ指令８０において受取られ１機器制御コ
ード、割込み側のチャネル番号、および割込み使用可能
信号は１１Ｒレジスタ５４に格納される。また、割込み
信号ＭＢＩ ＮＴＲは優先順位エンコーダ７０に対する
アクセスを要求する。もしより高い優先順位の要求が優
先順位エンコーダ７０からなされる乃至、８進数１のＩ
ＰＬＯ〜２がＣＰＵ２に対するアクセスを要求する。も
しＣＰＵ２がより高い優先順位の指令を実行中でなけれ
ば、ＣＰＵ２がＩＲＲレジスタ５４の出力を可能状態に
する。
割込み側のチャネル番号が璽６進数ＥＯＨｔ ｔｏ
ｏｏｏｏ）であると仮定すれば、この場所がアドレス指
定される。１６進数７２が１６進数ＥＯの場所に格納さ
れるとすれば、この値はオフセット計算器８２に与えら
れる。ベクトルの基底アドレスである１６進数１０００
もまたオフセット計算器８２に加えられる。このベクト
ルの基底アドレスは、メモリー２８または３０にあける
例外ベクトル・テーブル８４の開始アドレスである。オ
フセット計算器８０は、基底アドレスの１６進数１００
０をＲＡＭ５２におけるアドレス指定された場所（１０
００ｕ ＋４ （７２ｕ））の内容の４倍であるオフセ
ット値に加え、その結果の１６進数１１０８はメモリー
２８または３０における割込みルーチン８６に対するポ
インタの場所である。
ｏｏｏｏ）であると仮定すれば、この場所がアドレス指
定される。１６進数７２が１６進数ＥＯの場所に格納さ
れるとすれば、この値はオフセット計算器８２に与えら
れる。ベクトルの基底アドレスである１６進数１０００
もまたオフセット計算器８２に加えられる。このベクト
ルの基底アドレスは、メモリー２８または３０にあける
例外ベクトル・テーブル８４の開始アドレスである。オ
フセット計算器８０は、基底アドレスの１６進数１００
０をＲＡＭ５２におけるアドレス指定された場所（１０
００ｕ ＋４ （７２ｕ））の内容の４倍であるオフセ
ット値に加え、その結果の１６進数１１０８はメモリー
２８または３０における割込みルーチン８６に対するポ
インタの場所である。
場所の１６進数１１０８の内容は、例えば１６進数４０
００である。従って、ＣＰＵ２は１６進数４０００の場
所へ分岐し、割込みルーチンの実行を開始する。
００である。従って、ＣＰＵ２は１６進数４０００の場
所へ分岐し、割込みルーチンの実行を開始する。
本発明についてはその望ましい実施態様に関して示し記
したが、当業者には、本発明の主旨および範囲から逸脱
することなく形態および細部にあける上記および他の変
更が可能であることが理解されよう。
したが、当業者には、本発明の主旨および範囲から逸脱
することなく形態および細部にあける上記および他の変
更が可能であることが理解されよう。
第１図は所有権の対象とならないサブシステムの詳細な
論理ブロックを含む全システムを示すブロック図、第２
図はシステム・バス上に送出される指令のあるもののフ
ォーマットを示す図、第３図は優先割込みを処理する詳
細なロジックを示す図、および第４図は本発明の１つの
用例を示すフローチャートである。 １・・・データ処理システム、２・・・中央処理装置（
ＣＰＵ）、３−・・所有権の対象とならないシステム（
ＮＰＥ）、４・・・科学計算処理装置（ＳＰＵ）、６−
・・アドレス・バス、８・・・データ・バス、ＩＯ・・
・メモリー管理装置（ＭＭＵ）、＋ ２−・・メモリー
照合装置（ＲＭＵ）、＋４−・・メモリー非照合装置（
ＮＭＭＵ） 、！６−・・システム・バス、１８・・・
物理的アドレス・バス、２４・・・データ・バス、２６
・・・アドレス・バス、２８−・・局所メモリー、３０
・・・遠隔メモリー、３２・・・システム管理機能（Ｓ
ＭＦ）、３４・・・プロセッサ、３６・・・周辺サブシ
ステム、３８・・・優先割込みロジック、５０・・・マ
ルチプレクサ（Ｍ Ｕ Ｘ ） 、５２−・・ランダム
・アクセス・メモリー、５４・・・割込み識別レジスタ
（ＩＩＲ）、５６．５８．６２．７０．７２・・・プロ
グラム可能アレイ・ロジック（ＰＡＬ）、６４・・・ロ
ジック、６６−・・ドライバ、６８・・・ドライバ、７
６・・・ロジック。 特許庁長官 吉 １）文 毅 殿、事件の表示 昭和６３年特許願第２２０２７０号 ２、発明の名称 優先割込み指令に応答するデータ処理システム３、補正
をする者 事件との関係 特許出願人 住所 名 称 ハネイウェル・プル・インコーホレーテッド
４、代理人 住所 東京都千代田区大手町二丁目２番１号５、補正
の対象 ＱＡ−
論理ブロックを含む全システムを示すブロック図、第２
図はシステム・バス上に送出される指令のあるもののフ
ォーマットを示す図、第３図は優先割込みを処理する詳
細なロジックを示す図、および第４図は本発明の１つの
用例を示すフローチャートである。 １・・・データ処理システム、２・・・中央処理装置（
ＣＰＵ）、３−・・所有権の対象とならないシステム（
ＮＰＥ）、４・・・科学計算処理装置（ＳＰＵ）、６−
・・アドレス・バス、８・・・データ・バス、ＩＯ・・
・メモリー管理装置（ＭＭＵ）、＋ ２−・・メモリー
照合装置（ＲＭＵ）、＋４−・・メモリー非照合装置（
ＮＭＭＵ） 、！６−・・システム・バス、１８・・・
物理的アドレス・バス、２４・・・データ・バス、２６
・・・アドレス・バス、２８−・・局所メモリー、３０
・・・遠隔メモリー、３２・・・システム管理機能（Ｓ
ＭＦ）、３４・・・プロセッサ、３６・・・周辺サブシ
ステム、３８・・・優先割込みロジック、５０・・・マ
ルチプレクサ（Ｍ Ｕ Ｘ ） 、５２−・・ランダム
・アクセス・メモリー、５４・・・割込み識別レジスタ
（ＩＩＲ）、５６．５８．６２．７０．７２・・・プロ
グラム可能アレイ・ロジック（ＰＡＬ）、６４・・・ロ
ジック、６６−・・ドライバ、６８・・・ドライバ、７
６・・・ロジック。 特許庁長官 吉 １）文 毅 殿、事件の表示 昭和６３年特許願第２２０２７０号 ２、発明の名称 優先割込み指令に応答するデータ処理システム３、補正
をする者 事件との関係 特許出願人 住所 名 称 ハネイウェル・プル・インコーホレーテッド
４、代理人 住所 東京都千代田区大手町二丁目２番１号５、補正
の対象 ＱＡ−
Claims (1)
- 【特許請求の範囲】 １、優先割込み指令に応答するデータ処理システムにお
いて、 （Ａ）システム・バスと、 （Ｂ）該システム・バスと接続された処理サブシステム
と、 （Ｃ）前記システム・バスと接続された複数のサブシス
テムとを設け、該複数のサブシステムの１つは前記優先
割込み指令を生成し、該指令は前記処理サブシステムを
識別する第１のチャネル番号と前記複数のサブシステム
の前記１つを識別する第２のチャネル番号とを含み、 （Ｄ）前記処理サブシステムは、 前記第１のチャネル番号に応答して割込み信号を生じる
受入れ手段と、 該受入れ手段と接続され、該割込み信号を受入れる時、
複数の制御信号を生じる処理手段と、 前記受入れ手段と接続され、前記第２のチャネル番号を
格納し、更に前記処理手段と接続されかつ前記複数の制
御信号に応答して前記第２のチャネル番号を指示する信
号を生成するレジスタ手段と、 前記処理手段および前記レジスタ手段と接続され、前記
複数の制御信号に応答して前記第２のチャネル番号信号
により指示される場所からベクトル信号を生成する第１
のメモリー手段と、 該第１のメモリー手段および前記処理手段と接続され、
前記ベクトル信号および基底アドレス信号により指示さ
れる場所からのポインタ信号を生成する第２のメモリー
手段と、 前記第２のメモリー手段と接続され、かつ前記ポインタ
信号に応答して優先割込みルーチンを実行するための最
初の命令および以降の命令を生成する第３のメモリー手
段とを含むことを特徴とするデータ処理システム。 ２、複数のサブシステムと、 指令を該複数のサブシステムの１つから受取り、該指令
が応答装置を識別する第１のチャネル番号を含む時割込
み信号を生成する受入れ手段と、 該受入れ手段と接続され、前記割込み信号を受入れる時
複数の制御信号を生成する処理手段と、 前記受入れ手段および前記処理手段と接続され、前記割
込み信号に応答して前記複数のサブシステムの前記１つ
を識別する前記指令に含まれる第２のチャネル番号を受
取り、かつ前記複数の制御信号に応答して前記第２のチ
ャネル番号を生成する格納手段と、 前記処理手段および該格納手段と接続され、前記複数の
制御信号に応答して前記第２のチャネル番号信号により
指示される場所からベクトル信号を生成する第１のメモ
リー手段と、 前記第１のメモリー手段および前記処理手段と接続され
、基底アドレス信号および前記ベクトル信号により指示
される場所からのポインタ信号を生成する第２のメモリ
ー手段と、該第２のメモリー手段と接続され、割込みル
ーチンの実行のための最初の命令および以降の命令を生
成する第３のメモリー手段とを設ける ことを特徴とする優先割込み指令応答装置。 ３、優先割込み指令に応答するデータ処理システムにお
いて、 （Ａ）システム・バスと、 （Ｂ）該システム・バスと接続された処理サブシステム
と、 （Ｃ）前記システム・バスと接続された複数のサブシス
テムとを設け、該複数のサブシステムの１つは前記優先
割込み指令を生成し、該指令は前記処理サブシステムを
識別する第１のチャネル番号と前記複数のサブシステム
の前記１つを識別する第２のチャネル番号とを含み、 （Ｄ）前記処理サブシステムは、 前記第１のチャネル番号に応答して割込み信号を生じ、
かつ前記第２のチャネル番号を格納する受入れ手段と、 該受入れ手段と接続され、該割込み信号を受入れる時、
複数の制御信号を生じる処理手段と、 前記処理手段および前記受入れ手段と接続され、前記第
２のチャネル番号により識別される場所からのベクトル
信号を生成する第１のメモリー手段と、 該第１のメモリー手段および前記処理手段と接続され、
前記ベクトル信号および基底アドレス信号により指示さ
れる場所からのポインタ信号を生成する第２のメモリー
手段と、 前記第２のメモリー手段と接続され、かつ 前記ポインタ信号に応答して優先割込みルーチンを実行
するための最初の命令および以降の命令を生成する第３
のメモリー手段とを含む ことを特徴とするデータ処理システム。 ４、複数のサブシステムと、 該複数のサブシステムと接続され、応答装置を識別する
指令の第１のチャネル番号に応答して前記指令を生じる
前記複数のサブシステムの１つを識別する第２のチャネ
ル番号を格納しかつ割込み信号を生成する受入れ手段と
、 該受入れ手段と接続され、前記割込み信号を受入れる時
複数の制御信号を生成する処理手段と、 前記処理手段および該受入れ手段と接続され、前記複数
の制御信号に応答して前記第２のチャネル番号信号によ
り指示される場所からのベクトル信号を生成する第１の
メモリー手段と、 該第１のメモリー手段および前記処理手段と接続され、
基底アドレス信号および前記ベクトル信号により指示さ
れる場所からのポインタ信号を生成する第２のメモリー
手段と、 該第２のメモリー手段と接続され、前記ポインタ信号に
応答して割込みルーチンの実行のための最初の命令およ
び以降の命令を生成する第３のメモリー手段とを設ける ことを特徴とする優先割込み指令応答装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9248687A | 1987-09-03 | 1987-09-03 | |
| US92486 | 1987-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194466A true JPH0194466A (ja) | 1989-04-13 |
Family
ID=22233463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220270A Pending JPH0194466A (ja) | 1987-09-03 | 1988-09-02 | 優先割込み指令に応答するデータ処理システム |
Country Status (10)
| Country | Link |
|---|---|
| EP (1) | EP0306042B1 (ja) |
| JP (1) | JPH0194466A (ja) |
| KR (1) | KR930006516B1 (ja) |
| AU (1) | AU602239B2 (ja) |
| CA (1) | CA1307852C (ja) |
| DE (1) | DE3889267T2 (ja) |
| DK (1) | DK492188A (ja) |
| FI (1) | FI884026A (ja) |
| MX (1) | MX171367B (ja) |
| NO (1) | NO883917L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8234309B2 (en) | 2005-01-31 | 2012-07-31 | International Business Machines Corporation | Method for automatically modifying a tree structure |
Families Citing this family (4)
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| TW385328B (en) * | 1995-06-14 | 2000-03-21 | Ciba Sc Holding Ag | Corrosion inhibitors in powder coatings |
| US5968159A (en) * | 1997-09-12 | 1999-10-19 | Infineon Technologies Corporation | Interrupt system with fast response time |
| US7313790B2 (en) * | 2003-06-23 | 2007-12-25 | Intel Corporation | Methods and apparatus for preserving precise exceptions in code reordering by using control speculation |
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| JPS53114628A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Io interruption control system |
| JPS62157961A (ja) * | 1985-12-30 | 1987-07-13 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| JPS62184542A (ja) * | 1986-02-07 | 1987-08-12 | Matsushita Electric Ind Co Ltd | 割込み装置 |
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| US4604500A (en) * | 1981-12-02 | 1986-08-05 | At&T Bell Laboratories | Multiprocessing interrupt arrangement |
| US4636944A (en) * | 1984-01-17 | 1987-01-13 | Concurrent Computer Corporation | Multi-level priority micro-interrupt controller |
| US4796176A (en) * | 1985-11-15 | 1989-01-03 | Data General Corporation | Interrupt handling in a multiprocessor computing system |
-
1988
- 1988-09-01 FI FI884026A patent/FI884026A/fi not_active IP Right Cessation
- 1988-09-02 MX MX012898A patent/MX171367B/es unknown
- 1988-09-02 JP JP63220270A patent/JPH0194466A/ja active Pending
- 1988-09-02 NO NO88883917A patent/NO883917L/no unknown
- 1988-09-02 EP EP88114358A patent/EP0306042B1/en not_active Expired - Lifetime
- 1988-09-02 CA CA000576404A patent/CA1307852C/en not_active Expired - Lifetime
- 1988-09-02 DE DE3889267T patent/DE3889267T2/de not_active Expired - Fee Related
- 1988-09-03 KR KR1019880011424A patent/KR930006516B1/ko not_active IP Right Cessation
- 1988-09-05 DK DK492188A patent/DK492188A/da not_active Application Discontinuation
- 1988-09-05 AU AU21870/88A patent/AU602239B2/en not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| KR930006516B1 (ko) | 1993-07-16 |
| AU602239B2 (en) | 1990-10-04 |
| AU2187088A (en) | 1989-03-09 |
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