JPS6215644A

JPS6215644A - キヤツシユメモリ制御回路

Info

Publication number: JPS6215644A
Application number: JP60156485A
Authority: JP
Inventors: Yoshikuni Satou; 佐藤　由邦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-07-15
Filing date: 1985-07-15
Publication date: 1987-01-24
Also published as: JPH058459B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に関し、特に中央処理装置（以下
、ＣＰＵと呼ぶ）に付加されたキャッシュメモリの制御
回路に関する。

〔従来の技術〕

従来、キャッシュメモリが付加されたＣＰＵが共通バス
に接続されているシステムでは、ＤＭＡコントローラな
ど他のバスマスタ（以下、単にバスマスタと呼び、ＣＰ
Ｕと区別する）が共通バスを使用してメインメモリとの
間でデータ転送を行なう場合、ＣＰＵはその動作を停止
して共通バスをモニタリングして、キャッシュメモリ内
のデータの有効性、すなわちメインメモリとキャッシュ
メモリ内のデータの一致を保っている。

第５図は中央処理装置とバスマスタが共通バスに接続さ
れているシステムの基本的なシステム構成例を示すブロ
ック図である。

このシステムは、共通バス３０５に接続された、キャッ
シュメモリが付属したＣＰＵ３０１　と、バスマスタ（
この例ではＤＭＡコントローラ）　３０２と、Ｉ１０コ
ントローラ３０３と、メインメモリ３０４カラナＩＪ、
ＣＰＵ３０１は演算部（ＥＸＵ）　３１１とキャッシュ
メモリ３１２からなる。

このようなシステムでＣＰＵ３０１が命令を実行する場
合、命令コードおよびデータは通常キャッシュメモリ３
１２から取り出して実行し、キャッシュメモリ３１２に
ない場合のみ、メインメモリ３０４へ参照にいく。一方
、ＤＭＡコントローラ３０２がＩ１０コントローラ３０
３とメインメモリ３０４の間のデータ転送を制御する場
合、Ｉ１０コント１ｍ＋−ラ３０３ドメインメモリ３０
４の間で共通ハス３０５を通して直接、データが転送さ
れる。

このとき問題となるのは、ＣＰＵ３０１内のキャッシュ
メモリ３１２にはいつもメインメモリ３０４内の一部の
命令またはデータが全く同じ値でセーブしておく必要性
があるということである。

ＤＭＡコントローラ３０２はＩ１０コントローラ３０３
とメインメモリ３０４の間を直接、データ転送してしま
うため、ＣＰＵ３０１のキャッシュメモリ３１２とは無
関係である。このような場合、通常、ＣＰＵ３０１が共
通バス３０５をモニタリングして、ＤＭＡコントローラ
３０２がメインメモリ３０４の内容を書換えた場合、そ
の書換えたデータと同じデータをキャッシュメモリ３１
２にストアしている場合は、そのデータを無効にするか
新しいデータにアップデートする必要がある。

従来、この問題を解決するためにキャッシュメモリの制
御回路は、例えば第６図に示すように構成されていた。

ＣＰＵ４０１は演算部４１１と、キャッシュメモリの制
御部４２１と、キャッシュメモリのアドレス情報保持部
４２２と、キャッシュメモリのデータ情報保持部４２３
と、内部アドレスバス４３１（演算部４１１から出力さ
れる場合と、共通バス４０２モニタリング中に共通バス
４０２のアドレス情報がそのままＣＰＵ４０１内に存在
する場合とがある）と、内部データバス４３３（演算部
４１１から出力されたデータ、共通バス４０２から取り
込んだデータが存在する）と、リード／ライトなどデー
タアクセスタイプを示す制御信号群４３５（演算部４１
１または共通ハス４０２から取り込んだものが存在する
）を有し、アドレスバス４３２とデータバス４３４およ
び制御信号群４３Ｇで共通バス４０２と接続されている
。

なお、４４１はバスマスタからの共通バス要求信号線、
４４２は共通バス要求応答線である。一方、共通バス４
０２には、メモリアドレスを示す情報が存在するアドレ
ス信号線と、メモリへ書込んだり／読出したりするデー
タが存在するデータ信号線と、アドレス信号線上のアド
レス情報が有効であることおよび転送の開始を示すアド
レスストローブ（ＡＳ）信号線、メモリへ書込むのか、
読出すのかを示すリード／ライト線、実際のデータのア
クセスタイミングを決定するデータストローブ（Ｏ３）
線よりなる制御信号が存在する。

この構成のＣＰＵ４０１以外のバスマスタが共通バス要
求線４４１を使用して共通バス４０２の使用権を要求し
てきたとき、ＣＰＵ４０１は、処理のある単位で共通バ
ス要求応答線４４２を使用して、バスマスタへ共通バス
４０２の使用権を渡す。バスマスタはこの共通バス要求
応答線４４２のアクティブになったのを待ってデータの
転送を開始する。ＣＰＵ４０１は、バスマスタがデータ
の転送を行なう毎にその転送をモニタリングする。モニ
タリングの方法は、制御信号群４３５の中のアドレスス
トローブ信号をポーリングし、アドレスストローブ信号
が有効になり、かつリード／ライト線がライトを示した
ら、共通バス４０２上のアドレス情報をアドレスバス４
３２を通してＣＰＵ４０１の内部アドレスバス４３１上
に取り込む。この取り込んだアドレス情報はキャッシュ
メモリ内のアドレス情報保持部４２２へ送られ、現在メ
インメモリ３０４へ書込んでいるアドレスがキャッシュ
メモリ上に存在するかチェックする。もし、アドレス情
報保持部４２２に同一のアドレスが存在する場合は、制
御部４２１はそのアドレス情報を無効化する処理を行な
う。

この処理はバスマスタがアドレスストローブ信号によっ
て示されたバス使用時に毎回性なわれる。

〔発明が解決しようとする問題点〕

上Ｉした従来のキャッシュメモリの制御回路では、他バ
スマスタに共通バスを明は渡したとき、中央処理装置は
、他バスマスタが共通バスを使用している間、共通バス
をモニタリングしてそのアドレスに対応するデータがキ
ャッシュメモリ内に存在するか否かを演算部がキャッシ
ュメモリの使用するを停止させて毎回チェックする必要
があり、したがって、このチェックの間演算部はキャッ
シュメモリを参照することができなくなり、停止状態へ
入ってしまうという欠点がある。

このような方式のキャッシュメモリは、他のバスマスタ
がいかなるメモリ参照、つまりランダムなアドレスを参
照した場合は有効であるが、実際はマルチプロセッサの
ときの他ＣＰＵも“局所参照性”があることや、　Ｉｌ
ｏからのデータ転送も、ＣＰＵの実行しているプログラ
ムまたはデータの存在する領域と異なることが多いし、
また転送アドレスの変化もシーケンシャルに増加または
減少することが多い。

このことは、キャッシュメモリの記憶単位が８バイト、
１８バイトなどの大きさのブロックで記憶されているこ
とを考えると、キャッシュメモリ内のアドレス情報保持
部で１回チェックすれば、そのあとそのブロック外をア
クセスするまで。

チェックは不用である。このように中央処理装置が他マ
スクのバスサイクルを毎回チェックすることは、演算部
がキャッシュメモリを使用するのを妨げることからキャ
ッシュメモリの有効使用効率を下げ、性能向上の妨げと
なる。

本発明の目的は、他バスマスタがメインメモリを参照中
でも演算部のキャッシュメモリ使用効率を下げるのを必
要最小限にしたキャッシュメモリ制御回路を提供するこ
とにある。

〔問題点を解決するための手段〕

本Ｊｉ［（７）キャー２シユメモリ制御回路は、メイン
メモリと、ブロック単位でメインメモリ情報を保持する
とともに、中央処理装置が取込んだ共通バス上のアドレ
スに対応するブロックが存在するか否かをチェックし、
存在する場合、そのブロックに関する情報を無効にする
処理を行なう制御部を備えたキャッシュメモリが付加さ
れた中央処理装置と、バスマスタが共通バスに接続され
た情報処理装置において、第１および第２のアドレスレ
ジスタと、第１のアドレスレジスタの内容と第２のアド
レスレジスタの内容を比較する比較器と、中央処理装置
がバスマスタに共通バスの使用権を渡した後、バスマス
タの１回目のバスサイクル中に共通バスのアドレス情報
を第１および第２のアドレスレジスタに保持するととも
に、第１のアドレスレジスタの内容をキャッシュメモリ
の制御部に送って、キャッシュメモリの制御部に前記処
理を行なわせ、２回目以降のバスマスタのバスサイクル
では第１のアドレスレジスタに共通バスのアドレス情報
を保持し、この第１のアドレスレジスタに保持されたア
ドレス情報が第２のアドレスレジスタに保持されている
アドレスと同一ブロックのアドレス情報でないことを比
較器が示している場合にのみ、キャッシュメモリの制御
部に前記処理を行なわせるとともに、第２のアドレスレ
ジスタに共通バスのアドレス情報を保持する制御部から
なる制御回路を備えたことを特徴とする。

このように、バスマスタがメインメモリとの間で直接デ
ータ転送している時に、ある一定のブロック内の転送を
行なっている間は、最初の一回目以外はキャッシュメモ
リをバスモニタリングのために使用しないので、演算部
がキャッシュメモリ内の情報だけで処理を進められる場
合は、共通バスを他のバスマスタに引き渡しても処理を
続けられる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のキャッシュメモリ制御回路を有する情
報処理装置の一実施例のブロック図である。

ＣＰＵｌ０Ｉは、演算部１１１と、キャッシュメモリの
制御部＋２１と、キャー２シユメモリのアドレス情報保
持部１２２と、キャッシュメモリのデータ情報保持部１
２３と、内部アドレスバス１３１（演算部１１１から出
力される場合とキャッシュメモリの制御回路１２５から
出力される場合とがある）と、内部データバス１３３（
演算部１１１から出力されたデータと共通バス１０２か
ら取り込んだデータとキャッシュメモリから出力された
データのいずれかが存在する）と、リード／ライトなど
のデータアクセスタイプを示す制御信号群１３５（演算
部１１１、または共通バス１０２から取り込んだものが
存在する）と、制御回路１２５と、制御回路１２５へモ
ニタリングした共通バス１０２のアドレスを送るための
バス１３７と、制御回路１２５と内部アドレスバス１３
１の接続用バス１３８と、接続バッファ１２４と、接続
バッファ１２４、制御回路１２５および共通バス１０２
上のアドレスバス１３２を接続する内部アドレスバス１
３９からなり、データバス１３４、アドレスバス１３２
、制御信号群１３８で共通バス１０２と接続されている
。なお、１４１はバスマスタからの共通バス要求信号線
、１４２は共通バス要求応答線である。

第２図はキャッシュメモリの構成を示すブロック図であ
る。

データ情報保持部１２３は、４バイト分をまとめて１ブ
ロツクとした４ブロツクのデータレジスタ１１、１２．
１３．１４で構成され、アドレス情報保持部！２２は各
データレジスタ＋１．１２．１３．１４のブロックアド
レスが格納されたアドレスレジスタ１゜２．３．４で構
成されている。アドレスレジスタ１．２，３．４はアド
レスレジスタ以外に、外部から入力されたアドレス情報
とアドレスレジスタ１．２，３．４の内容を比較する機
部も内蔵している。制御部１２１は入力されたアドレス
に対応するブロックが存在しなかったときのブロック入
れ換え制御や、アドレスレジスタ１〜４の有効性全制御
する。

このような構成のキャッシュメモリに対し、演゛　　算
部１１１からアドレス情報が送られてくると、そのアド
レスはアドレスレジスタ１〜４へ送られる。そして、そ
のアドレス情報と一致するブロックが存在すると対応す
るデータレジスタが選択線３１〜３４のいずれか一木に
よって選択され、演算部ｔｔｉへ送られる。

本実施例と直接関係ないが、もし入力したアドレスに対
応するブロックがキャッシュメモリ内に存在しないとき
は、制御部１２１が、要求されたアドレスに対応してい
るメインメモリの内のデータとキャッシュメモリ内のい
ずれか一つのブロックの入れ換えを行ない、演算部１１
１ヘデータを送る。

以上のようにキャッシュメモリは、１つのブロックとし
て数バイト以上のデータを一単位としてストアしておき
、ブロック内の一つのデータにアクセスが行なわれれば
、そのブロック内の他のデータの使用される可能性が高
いというノイマン型コンピュータの特性を利用している
。このことはＣＰＵだけでなくＤＭＡコントローラなど
他のＩ１０コントローラでも一般的に言える特性である
。

第３図は第１図の制御回路１２５のブロック図である。

この制御回路１２５は、ＣＰ　Ｕ　１０１が共通バス１
０２の使用権を渡したとき、および異なるブロックを最
初にアクセスしたとき、それに対応するブロックの番号
が格納されるアドレスレジスタ（第２のアドレスレジス
タ）２１Ｏと、バスサイクル中のアドレス情報を毎回保
持するテンポラリ−アドレスレジスタ（Ｍｌのアドレス
レジスタ）　２２０と、アドレスレジスタ２１０と２２
０を比較して共通バス１０２上のアドレス情報がアドレ
スレジスタ２１０で示したブロックと同一か否かをチェ
ックし、同一の場合に一致信号２５１を出力する比較器
２３０と、一致信号２５１が出力されなくなったとき、
ＣＰ　Ｕ　１０１が共通バス１０２の使用権を他のバス
マスタへ渡した直後、キャッシュメモリの制御部１２１
にそのアドレスが存在するかどうかを判定させる制御部
２４０で構成されている。

このような構成のキャッシュメモリを内蔵したＣＰＵｌ
０Ｉが、他バスマスタにバスの使用権を渡したときどの
ようにバスの動作をモニタリングして、メインメモリの
内容とキャッシュメモリの内容の一致を確保するかにつ
いて述べる。

まず、ＣＰＵ１０’ｌ以外のバスマスタがＣＰＵ１０１
に対して共通バス要求信号線１４１を通して共通バス１
０２の使用要求をする。ＣＰＵ１０１は、処理のある区
切りでバス要求応答信号線１４２を通してバス要求応答
信号を返して共通バス１０２の使用権をバスマスタへ渡
す、バスマスタは、このバス要求応答信号を受は取るこ
とによって共通バス１０２の制御を行ない、メインメモ
リとＩ１０間のデータの転送などを行なう。

第４図は共通バス１０２の基本的な動作を示すタイムチ
ャートである。

ＣＬＫは共通バス１０２の動作の基本タイミングを決定
するクロック信号、ＡＤＲＢＵＳはメモリを参照すると
きのメモリアドレスを与えるアドレスバス、ＡＳはアド
レスバスＡＤＲＢＵＳが有効であることを示すストロー
ブ信号、Ｒ／Ｗはメモリに対してリードまたはライトす
るかを示すリードライト信号、ＯＳはメモリへのデータ
のアクセスタイミングを決定するデータストローブ信号
である。

このような共通バス動作タイミングに対して、ＣＰＵｌ
０Ｉは次のように共通バス１０２をモニタリングしてメ
インメモリとキャッシュメモリの内容の一致を取る。

ＣＰ　Ｕ　１０１はバスマスタに応答信号を送ったあと
制御部２４０内の内部Ｆ／Ｆを制御信号線１３５によっ
て設定（”　１　”に）する、バスマスタがアドレスス
トローブ信号ＡＳを出力することによってバス動作を開
始すると、そのタイミングに合せてアドレスレジスタ２
１０．２２０にそのアドレス情報を取り込む。このとき
制御回路１２５の制御部２４０は内部Ｆ／Ｆが“１”で
あるので比較器２３０の出力２５１は使用せず、演算部
１１１に対してキャッシュ要求信号２５２を出力し、一
定時間後に内部アドレスバス１３１の使用権を得る。内
部アドレスバス１３１の使用権を得ると、制御回路１２
５の制御部２４０はアドレスレジスタ２２０上のアドレ
ス情報をアドレスバス２Ｂ３．１３８．１３１を通して
キャッシュメモリのアドレス情報保持部１２２へ送る。

キャッシュメモリでは、このアドレス情報に対応するブ
ロックがキャッシュメモリのデータ保持部１２３に存在
するかチェックし、一致するものがあるとそのアドレス
を保持しているブロックを無効化し、一致するものがな
ければ、キャッシュメモリ内の情報はそのままとする。

この一連の処理と平行して制御回路１２５内のアドレス
レジスタ２１０にアドレスバス２６１の内容を保持し、
内部Ｆ／Ｆをクリアする。これで一連の処理が終了し、
制御回路１２５は、次のバスサイクル開始が始まるのを
待つ。

次のバスサイクルの開始はアドレスストローブ信号ＡＳ
によって示される。アドレスストローブ信号ＡＳがくる
と、前回（−回目のモニタリング）と同様にアドレス情
報をアドレスレジスタ２２０に保持する。保持されたア
ドレス情報はアドレスレジスタ２１０の内容と比較器２
３０で比較され、もしアドレスレジスタ２１０にストア
されているアドレスと同一ブロックのアドレス情報なら
一致信号２５１を１”にし、一致していなければ“Ｏ”
とする。もし一致していれば、前回（この場合は１回目
のチェック）に同一ブロー２りの有無のチェックはキャ
ッシュメモリを使用して行なったのでキャッシュ使用要
求信号２５２は出力せず、すなわちキャッシュメモリは
使用しない、一方、一致しない場合は、前回と同様にキ
ャッシュメモリの使用要求を行ない、キャッシュ内にそ
のブロックに対応するものが存在するかを１回目と同様
にチェックし、存在する場合はそのブロックを無効化す
る。さらにアドレスレジスタ２１０にそのブロックに相
当するアドレス情報を取り込む。

以後、バスサイクルが開始、すなわちアドレスストロー
ブ信号ＡＳが出力されるたびにこの動作がくりかえされ
る。

なお、一度、バスの使用権をＣＰ　Ｕ　１０１が取りも
どし、再度バスマスタがバスの使用権を取りもどしてバ
スの使用を行なったときは１回目の動作からくり返す。

本実施例では現在バスマスタが行なっている転送が、前
回バスマスタが行なった転送と同一ブロックかの情報の
みでチェックしているが、メモリへライト動作が行なわ
れたときのみ比較器２３０を動作させ、かつ前ライトサ
イクルと同一ブロックかでキャッシュメモリを使用する
ようにしてもよい。このとき、アドレスレジスタ２１０
の書換えタイミングは、バスの使用権を明渡した直後の
ライトサイクルまたは前回と異なったブロックへのライ
ト動作が行なわれたときとなる。

Ｉｌｏからの転送では、アドレスは一定の値で増加また
は減少するため、ある一つのブロックへ入ると、そのあ
と数バスサイクルの間は同一ブロック内での転送が行な
われることが多いため、毎バスサイクルにキャッシュメ
モリを使用することは有効でない。したがって、本実施
例のように異なるブロックへの転送が行なわれたときの
みキャッシュメモリを使用することは演算部のキャッシ
ュメモリの有効使用率を高める。

〔発明の効果〕以上説明したように本発明は、バスマスタがメインメモ
リとの間で直接データ転送している時に、ある一定のブ
ロック内の転送を行なっている間は、最初の一回目以外
はキャッシュメモリをバスモニタリングのために使用し
ないことにより、演算部がキャッシュメモリ内の情報だ
けで処理を進められる場合は、共通バスを他のバスマス
タに引き渡しても処理を続けられ、演算部のキャッシュ
メモリの有効使用率を高めるという効果がある。

【図面の簡単な説明】

第１図はキャッシュメモリ制御回路を有するＣＰＵのブ
ロー７り図、第２図は第１図のキャッシュメモリの構成
例を示す図、第３図は第１図の制御回路１２５の一実施
例のブロック図、第４図は第１図のＣＰＵを用いたシス
テムの基本バスサイクルのタイミングチャート、第５図
は本発明に関係する一般的なシステムの構成例を示す図
、第６図は従来のモニタリング回路をもったＣＰＵの例
を示す図である。１Ｑ１　：ＣＰＵ、　　　１０２：共通バス、１１１：
演算部、　　　１２１：制御部、１２２ニアドレス情報
保持部、１２３：データ情報保持部、１２４：接続バッファ、１２５：制御回路。１３１、１３７．１３８．１３９：内部アドレスバス、
１３３：内部データバス、１３２ニアドレスバス、１３
４；データバス、　１３５．１３８　：制御信号群、１
４１：共通バス要求信号線、１４２：共通バス要求応答線、２１０、２２０ニアドレスレジスタ、２３０：比較器、　　　２４０：制御部、２５１ニ一致
信号、２５２：キャッシュ要求信号。第３図第５図第６図

Claims

【特許請求の範囲】メインメモリと、ブロック単位でメインメモリ情報を保
持するとともに、中央処理装置が取込んだ共通バス上の
アドレスに対応するブロックが存在するか否かをチェッ
クし、存在する場合、そのブロックに関する情報を無効
にする処理を行なう制御部を備えたキャッシュメモリが
付加された中央処理装置と、バスマスタが共通バスに接
続された情報処理装置において、第１および第２のアドレスレジスタと、第１のアドレスレジスタの内容と第２のアドレスレジス
タの内容を比較する比較器と、中央処理装置がバスマスタに共通バスの使用権を渡した
後、バスマスタの１回目のバスサイクル中に共通バスの
アドレス情報を第１および第２のアドレスレジスタに保
持するとともに、第１のアドレスレジスタの内容をキャ
ッシュメモリの制御部に送って、キャッシュメモリの制
御部に前記処理を行なわせ、２回目以降のバスマスタの
バスサイクルでは第１のアドレスレジスタに共通バスの
アドレス情報を保持し、この第１のアドレスレジスタに
保持されたアドレス情報が第２のアドレスレジスタに保
持されているアドレスと同一ブロックのアドレス情報で
ないことを比較器が示している場合にのみ、キャッシュ
メモリの制御部に前記処理を行なわせるとともに、第２
のアドレスレジスタに共通バスのアドレス情報を保持す
る制御部を有するキャッシュメモリ制御回路。