JPH04140860A - マルチプロセッサにおけるバス制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、システムバスを介して複数プロセッサが結合
されるマルチプロセッサシステムにおいて、システムバ
スへのリトライを実行するタイミングを制御するための
バス制御方法に関する。

［従来の技術］ 従来より、システムの信頼性、装置利用の融通性、処理
能力の増大を図るためのシステムとして、マルチプロセ
ッサシステムが用いられている。これは、複数のプロセ
ッサが主記憶装置を共有し、１つの管理プログラムの下
に、各プロセッサの負荷が均等になるように処理が割当
てられるシステムである。

第３図は、従来のマルチプロセッサシステムのブロック
構成図である。

第２図において、１，２．３は処理ユニット、４はシス
テムバス、５はメモリユニット（主記憶装置）、６はバ
スマスクコントローラ、ｌＯ，２０゜３０はプロセッサ
、１１．２］、３１はメモリユニット５に格納されてい
るデータブロックを−時格納するキャッシュメモリであ
る。１１４，２１４．３１．４は、各キャッシュメモリ
１１，２１゜３１に内蔵されているリトライタイマで、
一定周期で値が＋１されるようになっている。。

キャッシュメモリ１１，２１．３１は、それぞれメモリ
ユニット５のブロックを格納する複数のエントリから成
り、各エントリはメモリユニット５のブロックを識別す
るアドレス情報を格納するタグ部と、そのタグ部に格納
している情報が有効であるか（１′で示す）、あるいは
無効であるか（０′で示す）を表わすバリッド部と、メ
モリユニット５のブロックの内容を書き換えずにキャッ
シュメモリに格納されているブロックの内容を書き換え
たか（ｌ′で示す）、あるいは書き換えていないか（′
Ｏ”で示す）を表わすモディファイ部と、メモリユニッ
ト５のブロックの内容を格納するデータ部とから成る。

ユニで、モディファイ部に格納される情報は、プロセッ
サからのブロックの書き換えをキャッシュメモリ１１，
２１．３１上のブロックに対してのみ行い、メモリユニ
ット５上のブロックを書き換えない場合には、値が１′
　となる。

以下の説明では、プロセッサ１．　Ｏがメモリユニット
５のアドレスａで指定されるブロックａにアクセスする
場合で、ブロックａを読み出す場合を例にとって述べる
。

先ず、プロセッサ１０は、チップバス１００を介してキ
ャッシュメモリ１１にブロックａの読み出しを指示する
。

キャッシュメモリ１１は、キャッシュメモｔノ内のエン
トリの検索を行い、ブロックアドレスａとタグ部に格納
されているタグ部の内容とが一致し、かつバリッド部に
格納されている値が′】′　であるエントリが存在した
時（つまり、ヒツトした時）、そのエントリのデータ部
に格納しであるブロックをチップバス１００を介してプ
ロセッサ１０に転送する。

ヒツトしなかった場合には、キャッシュメモリ１１は、
信号線１０１を介してシステムバスの使用要求をバスマ
スタコントローラ６に知らせる。

バスマスタコントローラ６は、予め定められた手続きに
従って、１つのキャッシュメモリにのみシステムバス４
の使用許可を与える。信号線１０２を介してシステムバ
ス４の使用許可がキャッシュメモリ１１に与えられた時
、キャッシュメモリ１１は、リトライタイマ１１４の値
を′Ｏ゛　とし１、メモリユニット５に対する読み出し
指示をリード／ライトバス４２に出力して、読み出すブ
ロックのアドレスａをアドレスバス４ｏに出力する。

メモリユニット５は、リード／ライトバス４２から読み
出し指示を受は取り、アドレスバス４０からブロックア
ドレスａを入力して、ブロックａを読み出す。

一方、処理ユニット２および３は、次のような処理を行
う。処理ユニット２，３はいずれも同一動作を行うので
、ここでは処理ユニット２の動作のみを述べる。

処理ユニット２のキャッシュメモリ２１は、処理ユニッ
トｌがアドレスバス４０に出力したアドレスａを入力し
て、キャッシュメモリ２１のエントリを検索し、ブロッ
クアドレスａとタグ部に格納されているタグ部の内容と
が一致してお表ハがつバリッド部に格納されている値が
ｌ′であるエントリが存在し、かつモディファイ部に格
納されている値がｌ′であるエントリが存在した時には
、中断指示バス４５に中断を指示する信号を出ノ〕して
、メモリユニット５に読み出しの中断を指示する。

メモリユニット５は、処理ユニット２または３から中断
指示バス４５を介して中断が指示されない場合には、そ
のままブロックａを読み出し、応答バス４３に応答を出
力中であることを示す信号を、またデータバス４１にブ
ロックａを、それぞれ出力して処理ユニット１がらの読
み出し要求に対する処理を終了する。

しかし、メモリユニット５が処理ユニット２または３か
ら中断指示バス４５を介して中断が指示されると、ブロ
ックａの読み出しを中断すると同時に、応答バス４３に
応答を出力中であることを示す信号、またリトライバス
４４を介してリトライを指示する信号を、それぞれ出力
する。

処理ユニットｌは、リトライバス４４を介してリトライ
指示を受は取ると、リトライタイマ値が予め定められた
値（オーバフロー値）となるのを契機として、上述した
と同じように、バスの使用権を獲得して、メモリユニッ
ト５からブロックａを読み出す処理を繰り返す。

一方、中断指示を出力する処理ユニット２のキャッシュ
メモリ２１は、信号線２０１を介してシステムバスの使
用要求をバスマスタコントローラ６に知らせる。バスマ
スクコントローラ６から信号線２０２を介してシステム
バス４の使用許可がキャッシュメモリ２１に与えられた
時、キャッシュメモリ２１は、メモリユニット５に対す
る書き換え指示をリード／ライトバス４２に、書き換え
るブロックのアドレスａをアドレスバス４０に、ブロッ
クａをデータバス４１に、それぞれ出力する。メモリユ
ニット５は、リード／ライトバス４２から書き換え指示
を受は取り、アドレスバス４０からブロックアドレスａ
で指定されるメモリユニットＳ上のブロックをデータバ
ス４１から入力した内容に書き換える。そして、メモリ
ユニット５は、正常に書き換えが終了した時、応答バス
４３に応答を出力中であることを示す信号を出力する。

処理ユニット２のキャッシュメモリ２１は、応答バス４
３を介して正常に書き換えが完了したことを知ると、ブ
ロックａを格納していたエントリのモディファイ部の値
を　１′から　′Ｏ′に書き換え、処理を終了する。

このように、処理ユニット２が行った書き換え処理を、
特に「書き戻し」と呼ぶ。そして、処理ユニット１が行
っているリトライ処理は、処理ユニット２からの書き戻
し処理が完了した後に行われる読み出しまでの間、何回
も繰り返される。

なお、このようなマルチプロセッサシステムのバス制御
に関する文献としては、例えば、ＶＭＥＭＥＭＢＥＲｌ
ｉ’ＶＭＥｂｕｓアーキテグチャ・マニアルＲｅｖｉｓ
ｉｏｎ　　Ｃ１１ｊ　（ＣＱ出版）がある。

〔発明が解決しようとする課題］ 一般に、マルチプロセッサにおいては、各処理ユニット
から発生するシステムバスの競合が全体の性能を決定す
るため、システムバスに対するアクセスを減少させるこ
とが全体の性能を向上させる。

前述のように、従来のリトライ処理は、予め定められた
間隔（つまり、リトライ時間）で実行されている。

ところで、第３図における処理ユニット１がブロックａ
の読み出しを行ってから処理ユニット２がブロックａを
書き戻すまでの時間（つまり、モディファイ・ブロック
の書き戻し時間）に比べて、処理ユニット１に予め定め
られたリトライ時間の方が短い場合には、処理ユニット
１は複数回のリトライを実行することになるため、シス
テムバスに不要なアクセスを行うことになり、その結果
、他の処理ユニットによるシステムバスの使用を妨げる
という問題がある。

また、モディファイ・ブロックの書き戻し時間に比べて
、処理ユニット１に予め定められたリトライ時間が十分
に長い場合には、２回目の読み出しにより処理ユニット
１ヘブロツクａが転送されるので、システムバスへの不
要なアクセスは発生しない。しかし、この場合には、処
理ユニットｌがブロックａを読み出せるまでの待ち時間
が長くなり、各処理ユニットの性能が低下するという問
題がある。

このように、システムバスへの不要なアクセスを発生さ
せず、かつ待ち時間も長くならないようにするには、モ
ディファイ・ブロックの書き戻し時間を予め予測してリ
トライ時間を設定する必要がある。しかしながら、モデ
ィファイ・ブロックの書き戻し時間は書き戻しを行う処
理ユニットの状態、およびシステムバスの使用状況等に
より変化するので、予めこれを予測することは困難であ
る。

本発明の目的は、このような従来の課題を解決し、シス
テムバスへの不要なアクセスを発生せず、かつアクセス
要求を行うブロックへのリトライの待ち時間を短縮する
ことが可能なマルチプロセッサにおけるバスＭ御方法を
提供することにある。

［課題を解決するための手段） 上記目的を達成するため、本発明のマルチプロセッサに
おけるバス制御方法は、任意の処理ユニットがシステム
バスを介してメモリユニットにメモリブロックのアクセ
ス要求を行う場合、要求元処理ユニットがメモリユニッ
トからリトライ応答を受信したときには、他の処理ユニ
ットがシステムバスを介して書き換えを行うメモリユニ
ット上のブロックのアドレスを監視し、アクセス要求ブ
ロックアドレスと書き換えブロックアドレスとが一致し
た場合、要求元処理ユニットは一致検出を契機として、
再度、メモリユニットへのアクセス要求を行うことに特
徴がある。

Ｅ作　　用〕 本発明においては、アクセス要求に対してメモリユニッ
トからリトライ応答を受けた処理ユニットは、リトライ
タイマにより指示される以前であっても、他の処理ユニ
ットによりアクセス要求を行ったブロックが書き戻され
たことを監視し７、それによりリトライを行う。その結
果、モディファイ・ブロックの書き戻し時間に比べ、リ
トライ時間を十分に長く設定することができるので、シ
ステムバスへの不要なアクセスが発生せず、しかもリト
ライ応答によりブロックの書き戻し監視を行うので、ア
クセス要求を行うブロックへのリトライの待ち時間を短
縮することが可能である。

また、待ち状態となった処理ユニットは、常時メインメ
モリ上のブロックをシステムバスを介し転送して判定す
る必要はなくなるので、複数のプロセッサ間の待ち合わ
せ制御を行う場合、システムバスへのアクセス回数を大
幅に減少させることができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す処理ユニットの要部
構成図である。

第１図に示す構成は、第３図における処理ユニットｌ内
のキャッシュメモリＩＩである。１１．１はプロセッサ
１ｏがチップバスｌＯＯを介してアクセス要求中のブロ
ックアドレスを格納するブロックアドレス格納部であり
、１１２はブロックアドレス格納部１１．１とアドレス
バス４１上の値が一致した時にその出力を　１′とする
一致検出回路であり、１１３はリード／ライトバス４２
の値と一致検出回路１１２の出力との論理積をとるＡＮ
Ｄ回路である、一方、１１４はシステムバスの使用権が
与えられることにより、値がＯ′　となり、一定周期で
値が＋１ずつインクリメントされるリトライタイマであ
り、１１５はリトライタイマ１１４の値が予め定められ
た値（オーバフロー値）となったことを検出するリトラ
イタイマオーバフロー検出回路であり、１１６はリトラ
イタイマーオーバフロー検出回路１．１５の出力とＡＮ
Ｄ回路１１３の出力との論理和をとるＯＲ回路である。

さらに、１１７はシステムバス４を制御するシステムバ
ス制御部であり、１１８はリトライ待ち状態あるいはリ
トライ実行状態であるか（これを　′ｌ′で示す）、ま
たはそれ以外の状態であるか（これを　０′で示す）を
表わすリトライ状態管理部であり、１１９はこのリトラ
イ状態管理部１１８の出力とＯＲ回路１１６の出力の論
理積をとるＡＮＤ回路である。

第１図では、処理ユニット１の回路構成が示されている
が、処理ユニット２．３も全く同じである。

いま、メモリユニット５が処理ユニット１からの読み出
し要求に対して、ブロックの読み出し処理を実行してい
るものとする。その時点で、処理ユニット２または３か
ら中断指示バス４５を介して中断の指示が出されると、
メモリユニット５からリトライバス４４を介してリトラ
イを指示する信号が出力される。

システムバス制御部１１７は、自キャッシュメモリから
のアクセス要求に対して、応答バス４３およびリトライ
バス４４からリトライ応答を受けたので、信号線１２０
を介してリトライ状態管理部１１８にリトライ状態であ
ることを示す値′ｌ′をセットする。これにより、いず
れかの処理二二ット（２または３）がシステムバス４を
介してメモリユニット５に対して、ブロックアドレス格
納部１１１に格納されているブロックアドレスで指定さ
れたブロックを書き換えた時、ＡＮＤ回路１１３の出力
が１′　とな番ハＯＲ回路１１６の出力も１′　となり
、かつＡＮＤ回路１１９の出力が′】′　　となる。す
なわち、他の処理ユニット２または３がブロックの書き
戻しを行う際に、アドレスバス４１にアドレス（例えば
、アドレスａ）が送られるため、−数構出回路１１２で
ブロックアドレス格納部１１１に格納されたアドレスａ
と一致し、−数構出回路１１２の出力がｌ′　となる。

その結果、ＡＮＤ回路１１３では、−数構出回路１１２
の出力゛ｌ′　とリード／ライトバス４２の１　との論
理積をとるため、出力゛１′が出力される。

この場合、システムバス制御部１１７は、信号！１０２
を介してバスマスタコントローラ６がらシステムバス４
の使用権が与えられていないとき、他の処理ユニット２
または３がブロックアドレス格納部１１１に格納されて
いるブロックアドレスで指定されるブロックを書き換え
たことを知り、信号線１０１を介してシステムバス４の
使用権をバスマスタコントローラ６に要求して、リトラ
イ動作を行う。

システムバス制御部１１７は、リトライ動作によりメモ
リユニット５からリトライ以外の応答を受けると、信号
線１２０を介してリトライ状態管理部１１８に値′Ｏ″
　をセットする。

また、第１図においては、上述の場合に加えて、従来の
ようにリトライタイマ１］４が予め定められた値となり
、リトライタイマオーバーフロー検出回路１１５の出力
が１′となった場合にも、ＯＲ回路１１６の出力が１′
　となって、ＡＮＤ回路１１９の出力が１　となるので
、リトライ動作が実行される。

なお、本実施例では、リトライタイマによるリトライ動
作を併用しているが、これは必ず必要というわけではな
い。ただし、エデイファイブロックの書き戻しを行う処
理ユニット等で一時的な障害が発生して、ブロックの書
き戻しが実行されない場合には、リトライ状態の処理ユ
ニットが停止してしまうため、リトライタイマによるリ
トライを併用した。

第２図は、第１図におけるシステムバス制御部およびキ
ャッシュメモリの動作フローチャートである。

処理ユニット１のプロセッサ１０からメモリユニット５
に読み出しのアクセス要求を行うため、ブロックアドレ
スをブロックアドレス格納部にセットする（ステップ１
０１）。次に、システムバスコントローラ６にシステム
バス使用権を要求する（ステップ１０２）。システムバ
スコントローラ６から許可の応答があれば（ステップ１
０３）、リトライタイマをリセットして（ステップ１ｏ
４）、メモリユニット５に読み出し要求を行う（ステッ
プ１０５）。メモリユニット５における読み出し処理が
完了すれば、処理を終了するが（ステップ１０９）、自
キャッシュメモリからのアクセス要求に対して、メモリ
ユニット５からリトライ応答があったか否かを判断する
（ステップ１０６）６リトライ応答を受けた場合には、
リトライ状態管理部１１８にリトライ状態であることを
示す値をセットする（ステップ１０７）。

他処理ユニットがブロックアドレス格納部）１】に格納
されたブロックアドレスで示されるブロックを書き替え
たか否か、またはりｌ・ライタイマがオーバフローした
か否かを判断しくステップ１Ｏ８）、一致したときには
初めに戻って、バスマスクコントローラ６にシステムバ
スの使用権を要求する（ステップ１０２）。バスマスタ
コントローラ６から許可応答があれば（ステップ１０３
）、リトライタイマをリセットして（ステップ１０４）
、メモリユニット５にリトライ動作を行う（ステップ１
０５）。

なお、リトライタイマ１１４がオーバフローする時間は
、他の処理ユニットによるブロックの書き替え時間に比
べて十分に長いものとする。

このように、本発明においては、（イ）マルチプロセッ
サにおいて全体の性能を向上させる上で問題となるシス
テムバスへの不要なアクセスを減少させるとともに、各
処理ユニットの性能を向上させる上で問題となるリトラ
イの実行に伴う処理ユニットの待ち時間を最小にするこ
とができるので、最適なマルチプロセッサを構成するこ
とが可能である。

さらに、（ロ）特定のブロックの内容を参照し、そのブ
ロックの内容が予め定められた値であれば処理を停止し
、そのブロックの内容がその他の場合には処理を実行す
るような制御ｉｌ（複数処理ユニット間の待ち合わせ制
御）を行う場合にも、以下のように制御することにより
、システムバスへのアクセス回数を減少させることが可
能となる。

すなわち、メモリユニット５は、処理ユニットから読み
出し要求を受けたブロックの内容が予め定められた値の
場合には、要求されたブロックを処理ユニットに転送せ
ずリトライ応答を発生し、ブロックの内容が予め定めら
れた慎重外の場合には、要求されたブロックを処理ユニ
ットに転送する。これにより、プロ・ソゲの内容が予め
定められた値の場合は、メモリユニット５への読み出し
要求を行った処理ユニットは停止状態（リトライ状態）
となり、処理ユニットは他の処理ユニットがそのブロッ
クの内容を書き換えたことを契機としてリトライアクセ
スを行う。これにより、停止状態となった処理ユニット
は常時メインメモリ５上のブロックをシステムバス４を
介して転送し、停止状態を解除できるか否かの判定を行
うことが不要となり、複数の処理ユニット間の待ち合わ
せ制御を行う際のシステムバス４へのアクセス回数を大
幅に減少させることができる利点もある。

［発明の効果］ 以上説明したように、本発明によれば、モディファイ・
ブロックの書き戻し時間に比べて、リトライ時間を十分
に長く設定することにより、システムバスへの不要なア
クセスが発生されず、他の処理ユニットによりアクセス
要求を行ったブロックが書き戻されたことを契機として
リトライを実行するので、リトライ待ちの状態である処
理ユニットは最小の待ち時間でリトライを実行すること
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す処理ユニットのリトラ
イ制御部の要部ブロック図、第２図は第１図における動
作フローチャート、第３図は従来のマルチプロセッサの
構成を示す図である。 １ｊ１．ブロックアドレス格納部、１１２致検出回路、
１１３，１１９：ＡＮＤ回路、１１４．２１４，３１４
　：リト・ライタイマ、１１５リトライタイマオ一バー
フロー検出回路、！１６ＯＲ回路、１１８：リトライ状
態管理部、１１７゜システムバス制御部、４１ニアドレ
スバス、４２リード／ライトバス、４３：応答バス、４
４．リトライバス、４５　中断指示バス、］、２，３：
処理ユニット、１０，２０．３０：プロセッサ、１１．
２１．３１　；キャッシュメモリ、４ニジステムバス。

Claims (1)

【特許請求の範囲】
1. （１）メモリユニットを共有する複数の処理ユニットが
   共通のシステムバスで接続されるマルチプロセッサシス
   テムにおいて、任意の処理ユニットが上記システムバス
   を介して上記メモリユニットにメモリブロックのアクセ
   ス要求を行う場合、上記要求元処理ユニットが該メモリ
   ユニットからリトライ応答を受信したときには、他の処
   理ユニットが上記システムバスを介して書き換えを行う
   該メモリユニット上のブロックのアドレスを監視し、ア
   クセス要求ブロックアドレスと書き換えブロックアドレ
   スとが一致した場合、上記要求元処理ユニットは一致検
   出を契機として、再度、該メモリユニットへのアクセス
   要求を行うことを特徴とするマルチプロセッサにおける
   バス制御方法。