JP6792139B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
演算処理装置及び演算処理装置の制御方法 Download PDFInfo
- Publication number
- JP6792139B2 JP6792139B2 JP2016080227A JP2016080227A JP6792139B2 JP 6792139 B2 JP6792139 B2 JP 6792139B2 JP 2016080227 A JP2016080227 A JP 2016080227A JP 2016080227 A JP2016080227 A JP 2016080227A JP 6792139 B2 JP6792139 B2 JP 6792139B2
- Authority
- JP
- Japan
- Prior art keywords
- request
- address
- processing unit
- processing
- requests
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1008—Correctness of operation, e.g. memory ordering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/62—Details of cache specific to multiprocessor cache arrangements
Description
MEM_0はPA[m:n]=00
MEM_0はPA[m:n]=01
MEM_0はPA[m:n]=10
MEM_0はPA[m:n]=11
ここで、m、nはkより小さく0より大きい自然数(0<n<m<k)である。
キャッシュL2,LLCとコヒーレンシ制御部CHRは、いずれもメモリ空間のアドレスに対するリクエストを受け付け、各リクエストに対応する処理の実行を制御する。ここで、メモリ空間のアドレスは、(1)図1,2に示したメインメモリMEMのアドレスでありキャッシュ可能なアドレス(chacheable address)と、(2)システム用のブートROMやSRAM等のメモリや周辺デバイスのレジスタなどの非キャッシュ可能(キャッシュ不能)なアドレス(Non-chacheable address)とを含む。ただし、非キャッシュ可能なアドレスには、メインメモリMEM内の一部のアドレスが含まれる場合もある。
図3は、コヒーレンシ制御部の構成例を示す図である。LLCやL2キャッシュを含むキャッシュも、コヒーレンシ制御部と類似する構成を有する。以下はコヒーレンシ制御部の構成例について説明する。
(1)MESIプロトコルなどキャッシュの状態遷移に基づいたLLC TAGコピー13_2の更新と、
(2)ミスアクセス制御部14_2によるメモリ階層に対するリクエストの発行、リモートCPUに対するリクエスト、IOデバイスに対するIOリクエストなど、システムに対して発行される全てのリクエストと、
(3)オーダー制御部15_2による下位レベルに対するオーダーの発行と、
(4)リプレースバッファ16_2による下位レベルのキャッシュのデータ吐き出しに伴うメモリへのライトバックが含まれる。
図5は、第1の実施の形態におけるコヒーレンシ制御部の構成例を示す図である。図5のコヒーレンシ制御部は、同一アドレスの複数のリクエストの間で処理実行用の回路資源の獲得の順番を調停する同一アドレスリクエスト調停回路17を有する。
次に、同一アドレスリクエスト調停回路17の具体的な動作について説明する。具体的な動作は、リクエストの初回登録と、後続リクエストのチェック及び登録と、待ちリクエストの解除動作と、アドレス監視終了動作とである。
図10は、同一アドレスリクエスト調停回路17のリクエストの初回登録の動作を示す図である。図10には、入力リクエスト情報RQ_inに基づいて、監視有効ビットM_valid、監視アドレスM_add、待ちリクエストリストW_list、順位情報W_rankがどのように更新されるかが記載されている。リクエストの初回登録であるので、監視有効ビットM_validは「0」(アドレスの監視を行っていない状態)に、監視アドレスM_addは未登録、待ちリクエストリストW_listは空、順位情報W_rankも空である。
図11は、同一アドレスリクエスト調停回路17の後続のリクエストのチェック及び登録の動作を示す図である。この例では、後続の入力リクエスト情報RQ_inが、監視アドレスM_addと同じリクエストアドレスR_add、「0x1234567」、を有し、要求元IDがcore_id=1、エントリIDがentry_id=1である。
図12は、同一アドレスリクエスト調停回路17の待ちリクエストの解除動作を示す図である。パイプラインを通過したリクエストがアボートされなかった場合、そのリクエストは回路資源の獲得に成功したことを意味する。したがって、そのリクエストは、回路資源獲得を待っている待ちリクエストリストから削除され、調停対象から解除される。
図13は、同一アドレスリクエスト調停回路17のアドレス監視終了の動作を示す図である。図12において、要求元IDが「1」でエントリIDが「1」のリクエストがパイプラインでアボートされなかった結果、図13では、待ちリクエストリストの要求元ID「1」の有効ビットW_validが「0」に変更された状態になっている。つまり、待ちリクエストリストの有効ビットW_validはすべて「0」にされ、待ちリクエストが存在していない。
図16は、第1の実施の形態の第1の変形例のコヒーレンシ制御部の構成を示す図である。
図17は、第1の実施の形態の第2の変形例のコヒーレンシ制御部の構成を示す図である。図17の第2の変形例では、図16のコヒーレンシ制御部に、ローカルCPU(自分のCPU)からの非キャッシュ可能アドレスに対するリクエストを受け付ける4つのリクエストポートRP_7-RP_10がコアなどの要求元別に追加され、さらに、リモートCPUからの非キャッシュ可能アドレスに対するリクエストを受け付けるリクエストポートRP_11が追加されている。また、処理ユニット20内に非キャッシュ可能アドレスへのリクエストを処理するノンキャッシュアクセス制御部18_1, 18_2が追加されている。そして、同一アドレスリクエスト調停回路17は、プライオリティ調停回路11が出力する入力リクエスト情報RQ_inを入力する。
図18は、第2の実施の形態におけるキャッシュの構成を示す図である。このキャッシュは、例えば、図1におけるLLC(最上位レベルのキャッシュ)であり、またラストレベルではなくそれより下位レベルのキャッシュでもよい。
複数の演算処理部と、
メモリの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリのメモリ空間に対するリクエストを受け付けるリクエストポートと、
前記リクエストに対応する処理を実行する処理ユニットと、
前記リクエストポートから入力されたリクエストが前記処理ユニットで処理実行可能か否かを判定し、前記リクエストが処理実行不可の場合前記リクエストについて第1のアボート処理を行い、処理実行可能の場合前記処理ユニットに処理を発行する制御パイプラインと、
前記処理実行不可によりアボートされた同一のアドレスに対するリクエストの発生順序を保持し、前記制御パイプラインに入力されたリクエストのうち前記同一のアドレスを有し且つ前記発生順序の先頭以外のリクエストについて第2のアボート処理を行う同一アドレスリクエスト調停部と、を有する演算処理装置。
さらに、前記複数の演算処理部により共有される共有キャッシュと、
前記共有キャッシュのコヒーレンシを制御するコヒーレンシ制御部とを有し、
前記コヒーレンシ制御部は、前記第1の制御部を有し、
前記リクエストポートは、前記共有キャッシュからのリクエストを受け付ける第1のリクエストポートを有する、付記1に記載の演算処理装置。
前記リクエストポートは、さらに、前記共有キャッシュ以外からのキャッシュ可能アドレスへのリクエストを受け付ける第2のリクエストポートと、非キャッシュ可能アドレスへのリクエストを受け付ける第3のリクエストポートのうち、いずれか一つまたは両方を有する、付記2に記載の演算処理装置。
さらに、前記複数の演算処理部により共有される共有キャッシュを有し、
前記共有キャッシュは、前記第1の制御部を有し、
前記リクエストポートは、下位レベルのキャッシュからのリクエストを登録する第1のリクエストポートを有する、付記1に記載の演算処理装置。
前記リクエストポートは、さらに、非キャッシュ可能アドレスへのリクエストを受け付ける第3のリクエストポートを有する、付記4に記載の演算処理装置。
前記制御パイプラインは、前記処理実行可能か否かの判定を、前記処理ユニットが処理中のリクエストのアドレスと競合するか否かに基づいて行う、付記1に記載の演算処理装置。
前記制御パイプラインは、前記処理実行可能か否かの判定を、前記処理ユニット内の処理に必要な回路資源を獲得可能か否かに基づいて行う、付記1に記載の演算処理装置。
前記リクエストポートは、前記リクエストの要求元別に設けられ、
前記同一アドレスリクエスト調停部は、前記発生順序を前記要求元の順序で保持する、付記1に記載の演算処理装置。
前記同一アドレスリクエスト調停部は、前記同一のアドレスを保持する監視アドレス保持部と、前記要求元それぞれで少なくとも1つの前記アボートされたリクエスト情報を保持する待ちリクエストリストと、前記要求元の発生順序を示す順序情報保持部とを有する、付記8に記載の演算処理装置。
前記同一アドレスリクエスト調停部は、複数の前記同一のアドレス別に前記発生順序を保持し、前記複数の同一のアドレス別に、前記第2のアボート処理を行う、付記1に記載の演算処理装置。
前記コヒーレンシ制御部内の処理ユニットは、
下位レベルのキャッシュメモリのタグメモリのコピーと、
前記リクエストに対応する前記メモリ方向の上位レベルへのアクセス要求を発行し、前記メモリから応答を受信するまでの間、後続の同一アドレスへのリクエストを受け付けないミスアクセス制御部と、
前記リクエストに対応する前記メモリ方向とは逆の下位レベルへの処理オーダーを発行し、前記処理オーダーが完了するまでの間、後続の同一アドレスへのリクエストを受け付けないオーダー制御部と、
下位レベルにあるキャッシュから追い出されるデータを前記メモリに書き戻す(write back)要求を発行し、前記書き戻しが完了するまでの間、後続の同一アドレスへのリクエストを受け付けないリプレースバッファと、
のうち、少なくとも一つを有する、付記2に記載の演算処理装置。
前記共有キャッシュ内の前記処理ユニットは、
自分のキャッシュメモリのタグメモリ及びデータメモリと、
前記リクエストに対応する前記メモリ方向の上位レベルへのアクセス要求を発行し、前記メモリから応答を受信するまでの間、後続の同一アドレスへのリクエストを受け付けないミスアクセス制御部と、
前記リクエストに対応する前記メモリ方向とは逆の下位レベルへの処理オーダーを発行し、前記処理オーダーが完了するまでの間、後続の同一アドレスへのリクエストを受け付けないオーダー制御部と、
下位レベルにあるキャッシュから追い出されるデータを前記メモリに書き戻す要求を発行し、前記書き戻しが完了するまでの間、後続の同一アドレスへのリクエストを受け付けないリプレースバッファと、
のうち、少なくとも一つを有する、付記4に記載の演算処理装置。
複数の演算処理部と、
メモリの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリのメモリ空間に対するリクエストを受け付けるリクエストポートと、
前記リクエストに対応する処理を実行する処理ユニットとを有する演算処理装置の制御方法であって、
前記リクエストポートから入力されたリクエストが前記処理ユニットで処理実行可能か否かを判定し、前記リクエストが処理実行不可の場合前記リクエストについて第1のアボート処理を行い、処理実行可能の場合前記処理ユニットに処理を発行し、
前記処理実行不可によりアボートされた同一のアドレスに対するリクエストの発生順序を保持し、前記入力されたリクエストのうち前記同一のアドレスを有し且つ前記発生順序の先頭以外のリクエストについて第2のアボート処理を行う、演算処理装置の制御方法。
CORE:CPUコア、コア、演算処理部
L1D, L1I:L1キャッシュ
LLC:Last Level Cache、最上位レベルキャッシュ
CHR:コヒーレンシ制御部
RP:リクエストポート
10:コア/キャッシュ間調停回路
11:プライオリティ調整回路
20:処理ユニット
18:LLC-TAG、LLC-DATA
13:LLC-TAG-COPY
14:ミスアクセス制御部
15:オーダー制御部
16:リプレース制御部
12:コヒーレンシ制御パイプライン
120:キャッシュ制御パイプライン
121:アドレス・TAGチェック部
122:処理判定部
123:資源判定部
17:同一アドレスリクエスト調停回路
M_valid:監視回路バリッドフラグ
M_add:監視アドレス
W_list:待ちリクエストリスト
W_rank:順番情報
171:アドレスマッチ回路
Ab3:強制アボート信号
Ab1,Ab2:通常アボート信号(排他アドレスアボート、資源非獲得アボート)
Claims (10)
- 複数の演算処理部と、
メモリの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリのメモリ空間に対するリクエストを受け付けるリクエストポートと、
前記リクエストに対応する処理を実行する処理ユニットと、
前記リクエストポートから入力されたリクエストが前記処理ユニットで処理実行可能か否かを判定し、前記リクエストが処理実行不可の場合前記リクエストについて第1のアボート処理を行い前記第1のアボート処理したリクエストを前記リクエストポートに残し、前記リクエストが処理実行可能の場合前記処理ユニットに前記処理の要求を発行する制御パイプラインと、
監視対象のアドレスである監視アドレスと同一のアドレスを有するリクエストの前記制御パイプラインへの入力順である発生順序を保持し、
前記制御パイプラインに入力されたリクエストのうち前記監視アドレスと同一のアドレスを有し且つ前記発生順序の先頭以外のリクエストについて、前記リクエストが前記処理実行可能または不可にかかわらず第2のアボート処理を行って、前記制御パイプラインが前記処理ユニットに前記処理の要求を発行することを防止し、
前記リクエストが前記第1のアボート処理または前記第2のアボート処理された場合に、当該リクエストについて保持している前記発生順序は更新せず、
前記制御パイプラインが前記監視アドレスと同一のアドレスを有し且つ前記発生順序の先頭にあるリクエストについての前記処理の要求を前記処理ユニットに発行した場合に、前記発生順序を当該リクエストを除いた順序に更新する、同一アドレスリクエスト調停部と、を有し、
前記第1のアボート処理または前記第2のアボート処理をされて前記リクエストポートに残されたリクエストは、前記制御パイプラインに再度入力される、演算処理装置。 - さらに、前記複数の演算処理部により共有される共有キャッシュと、
前記共有キャッシュのコヒーレンシを制御するコヒーレンシ制御部とを有し、
前記コヒーレンシ制御部は、前記第1の制御部を有し、
前記リクエストポートは、前記共有キャッシュからのリクエストを受け付ける第1のリクエストポートを有する、請求項1に記載の演算処理装置。 - 前記リクエストポートは、さらに、前記共有キャッシュ以外からのキャッシュ可能アドレスへのリクエストを受け付ける第2のリクエストポートと、非キャッシュ可能アドレスへのリクエストを受け付ける第3のリクエストポートのうち、いずれか一つまたは両方を有する、請求項2に記載の演算処理装置。
- さらに、前記複数の演算処理部により共有される共有キャッシュを有し、
前記共有キャッシュは、前記第1の制御部を有し、
前記リクエストポートは、前記メモリ側とは逆方向のレベルのキャッシュからのリクエストを登録する第1のリクエストポートを有する、請求項1に記載の演算処理装置。 - 前記リクエストポートは、さらに、非キャッシュ可能アドレスへのリクエストを受け付ける第3のリクエストポートを有する、請求項4に記載の演算処理装置。
- 前記制御パイプラインは、前記処理実行可能か否かの判定を、前記処理ユニットが処理中のリクエストのアドレスと競合するか否かに基づいて行う、請求項1に記載の演算処理装置。
- 前記制御パイプラインは、前記処理実行可能か否かの判定を、前記処理ユニット内の処理に必要な回路資源を獲得可能か否かに基づいて行う、請求項1に記載の演算処理装置。
- 前記リクエストポートは、前記リクエストの要求元別に設けられ、
前記同一アドレスリクエスト調停部は、前記要求元それぞれで1つの前記アボート処理されたリクエスト情報を保持し、前記発生順序を前記要求元の順序で保持する、請求項1に記載の演算処理装置。 - 前記同一アドレスリクエスト調停部は、前記監視アドレスを保持する監視アドレス保持部と、前記要求元それぞれで1つの前記アボート処理されたリクエスト情報を保持する待ちリクエストリストと、前記発生順序を前記要求元の順序で保持する順序情報保持部とを有する、請求項8に記載の演算処理装置。
- 複数の演算処理部と、
メモリの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリのメモリ空間に対するリクエストを受け付けるリクエストポートと、
前記リクエストに対応する処理を実行する処理ユニットと、
制御パイプラインとを有する演算処理装置の制御方法であって、
前記制御パイプラインが、前記リクエストポートから入力されたリクエストが前記処理ユニットで処理実行可能か否かを判定し、前記リクエストが処理実行不可の場合前記リクエストについて第1のアボート処理を行い前記第1のアボート処理したリクエストを前記リクエストポートに残し、前記リクエストが処理実行可能の場合前記処理ユニットに前記処理の要求を発行し、
同一アドレスリクエスト調停部が、
監視対象のアドレスである監視アドレスと同一のアドレスを有するリクエストの前記制御パイプラインへの入力順である発生順序を保持し、
前記制御パイプラインに入力されたリクエストのうち前記監視アドレスと同一のアドレスを有し且つ前記発生順序の先頭以外のリクエストについて、前記リクエストが前記処理実行可能または不可にかかわらず第2のアボート処理を行って、前記制御パイプラインが前記処理ユニットに前記処理の要求を発行することを防止し、
前記リクエストが前記第1のアボート処理または前記第2のアボート処理された場合に、当該リクエストについて保持している前記発生順序は更新せず、
前記制御パイプラインが前記監視アドレスと同一のアドレスを有し且つ前記発生順序の先頭にあるリクエストについての前記処理の要求を前記処理ユニットに発行した場合に、前記発生順序を当該リクエストを除いた順序に更新し、
前記リクエストポートが、前記第1のアボート処理または前記第2のアボート処理をされて前記リクエストポートに残されたリクエストを、前記制御パイプラインに再度入力させる、演算処理装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016080227A JP6792139B2 (ja) | 2016-04-13 | 2016-04-13 | 演算処理装置及び演算処理装置の制御方法 |
US15/458,074 US10067743B2 (en) | 2016-04-13 | 2017-03-14 | Arithmetic processing device and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016080227A JP6792139B2 (ja) | 2016-04-13 | 2016-04-13 | 演算処理装置及び演算処理装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017191435A JP2017191435A (ja) | 2017-10-19 |
JP6792139B2 true JP6792139B2 (ja) | 2020-11-25 |
Family
ID=60038218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016080227A Active JP6792139B2 (ja) | 2016-04-13 | 2016-04-13 | 演算処理装置及び演算処理装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10067743B2 (ja) |
JP (1) | JP6792139B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10592424B2 (en) * | 2017-07-14 | 2020-03-17 | Arm Limited | Range-based memory system |
CN109918043B (zh) * | 2019-03-04 | 2020-12-08 | 上海熠知电子科技有限公司 | 一种基于虚拟通道的运算单元共享方法和系统 |
US11416431B2 (en) | 2020-04-06 | 2022-08-16 | Samsung Electronics Co., Ltd. | System with cache-coherent memory and server-linking switch |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050138289A1 (en) * | 2003-12-18 | 2005-06-23 | Royer Robert J.Jr. | Virtual cache for disk cache insertion and eviction policies and recovery from device errors |
US20090198694A1 (en) * | 2008-01-31 | 2009-08-06 | Tessil Thomas | Resolving conflicts in a transactional execution model of a multiprocessor system |
WO2013084314A1 (ja) | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
-
2016
- 2016-04-13 JP JP2016080227A patent/JP6792139B2/ja active Active
-
2017
- 2017-03-14 US US15/458,074 patent/US10067743B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017191435A (ja) | 2017-10-19 |
US20170300298A1 (en) | 2017-10-19 |
US10067743B2 (en) | 2018-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108885583B (zh) | 高速缓存存储器访问 | |
US6640287B2 (en) | Scalable multiprocessor system and cache coherence method incorporating invalid-to-dirty requests | |
US8180981B2 (en) | Cache coherent support for flash in a memory hierarchy | |
US6636949B2 (en) | System for handling coherence protocol races in a scalable shared memory system based on chip multiprocessing | |
US8131935B2 (en) | Virtual barrier synchronization cache | |
US8412888B2 (en) | Cache-based speculation of stores following synchronizing operations | |
US8799588B2 (en) | Forward progress mechanism for stores in the presence of load contention in a system favoring loads by state alteration | |
US6272602B1 (en) | Multiprocessing system employing pending tags to maintain cache coherence | |
US8095733B2 (en) | Virtual barrier synchronization cache castout election | |
US8793442B2 (en) | Forward progress mechanism for stores in the presence of load contention in a system favoring loads | |
US9367348B2 (en) | Protecting the footprint of memory transactions from victimization | |
US9501411B2 (en) | Cache backing store for transactional memory | |
US7003635B2 (en) | Generalized active inheritance consistency mechanism having linked writes | |
US7243194B2 (en) | Method to preserve ordering of read and write operations in a DMA system by delaying read access | |
US20050188159A1 (en) | Computer system supporting both dirty-shared and non dirty-shared data processing entities | |
US7603524B2 (en) | Method and apparatus for filtering snoop requests using multiple snoop caches | |
JP2008535093A5 (ja) | ||
US11321248B2 (en) | Multiple-requestor memory access pipeline and arbiter | |
JP6687845B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
JP6792139B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
JP2020003959A (ja) | 情報処理装置、演算処理装置及び情報処理装置の制御方法 | |
US9367461B2 (en) | Ordering constraint management within coherent memory systems | |
JP2008310414A (ja) | コンピュータシステム | |
JP7100237B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
JPH0962578A (ja) | 情報処理装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190806 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201006 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201019 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6792139 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |