JP6687845B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Description
前記第1の制御部は、前記メモリリクエストにエントリを割り当てて前記メモリリクエストに係る処理を制御するミスアクセス制御部と、入力されたメモリリクエストがキャッシュヒットするか否かのキャッシュヒット判定をし、キャッシュミスの判定の場合前記入力されたメモリリクエストについて通常メモリリクエストを前記ミスアクセス制御部に発行する制御パイプラインとを有し、
前記制御パイプラインは、前記キャッシュヒット判定する前に前記入力されたメモリリクエストについて投機的メモリリクエストを前記ミスアクセス制御部に発行し、前記キャッシュヒット判定がヒット判定の場合に前記発行した投機的メモリリクエストをキャンセルし、前記キャンセルされた投機的メモリリクエストのエントリ数の増大に応じて、前記投機的メモリリクエストの発行をより抑制する投機的リクエスト制御部を有する、演算処理装置である。
MEM_0はPA[m:n]=00
MEM_0はPA[m:n]=01
MEM_0はPA[m:n]=10
MEM_0はPA[m:n]=11
ここで、m、nはkより小さく0より大きい自然数(0<n<m<k)である。
キャッシュL2,LLCとコヒーレンシ制御部CHRは、いずれもメモリ空間のアドレスに対するリクエストを受け付け、各リクエストに対応する処理の実行を制御する。ここで、メモリ空間のアドレスは、(1)図1、2に示したメインメモリMEMのアドレスでありキャッシュ可能なアドレス(chacheable address)と、(2)システム用のブートROMやSRAM等のメモリや周辺デバイスのレジスタなどの非キャッシュ可能(キャッシュ不能)なアドレス(Non-chacheable address)とを含む。ただし、非キャッシュ可能なアドレスには、メインメモリMEM内の一部のアドレスが含まれる場合もある。
本実施の形態は、コヒーレンシ制御部での投機リクエストと、LLCなどのキャッシュでの投機リクエストのいずれにも適用できる。そこで、以下の説明では、コヒーレンシ制御部を例にして投機リクエストについて説明する。
図5は、メモリリクエストの動作シーケンス例を示す図である。図5の例では、コヒーレンシ制御パイプライン12が入力されたメモリリクエストのアドレスについてタグコピーをチェックした結果タグミスした例である。つまり、あるLLCがキャッシュミスしたキャッシュブロックを他のLLCも所持していないときの動作である。
図5、図6のメモリアクセスの動作によれば、LLC間でキャッシュの共有が多く発生している場合、LLCタグコピーを参照してタグヒットし、メモリリクエストのアドレスのデータ(キャッシュブロック)を所持しているLLCに転送オーダーを発行するので、メモリへのアクセスを行う必要はない。しかも、LLCタグコピーを参照しないとデータを所持しているLLCを知ることができないので、LLCタグコピーの参照動作は無駄な動作ではない。
本実施の形態によると、図3に示したコヒーレンシ制御部の構成に示すとおり、コヒーレンシ制御パイプライン12は、パイプラインの先頭から投機リクエストバリッド信号MSC_REQ_VALをミスアクセス制御部14_2に発行可能な構成を有する。
投機リクエストの発行抑止=(E_MAX≦USE_CUNT)OR{(CF1-CNCL_CUNT)≦USE_CUNT}
投機リクエストの発行許可=(E_MAX>USE_CUNT)AND{(CF1-CNCL_CUNT)>USE_CUNT}
(CF1−K*CNCL_CUNT)≦USE_CUNT
図17は、第1の実施の形態における投機リクエスト制御部の構成の変形例を示す図である。図15の構成例と比較すると、図17の投機ビジー生成回路125は、全エントリ使用中信号MSC_FULLと第1の投機ビジー信号MSC_BUSY_SPC_CANに加えて、第2の投機ビジー信号MSC_BUSY_SPC_MEMと第3の投機ビジー信号MSC_BUSY_SPC_ACCELの論理和により投機ビジー信号MSC_SPC_BUSYを生成する。さらに、図17の投機リクエスト制御部は、リプレースバッファエントリ使用数カウンタRPB_CUNTと、論理回路130,131を有する。
図18は、第2の実施の形態におけるキャッシュの構成を示す図である。このキャッシュCACHEは、例えば、図1におけるLLC(最上位レベルのキャッシュ)であり、またラストレベルではなくそれより下位レベルのキャッシュでもよい。前述の通り、本実施の形態の投機リクエストをキャンセルエントリ数に応じて抑制する制御は、第1の実施の形態のコヒーレンシ制御部以外に、メモリリクエストを発行するキャッシュにも適用できる。そこで、第2の実施の形態では、投機リクエストの抑制制御がキャッシュに適用される。
演算処理部と、
前記演算処理部が発行するメモリに対するメモリリクエストの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリリクエストにエントリを割り当てて前記メモリリクエストに係る処理を制御するミスアクセス制御部と、
入力されたメモリリクエストがキャッシュヒットするか否かのキャッシュヒット判定をし、キャッシュミスの判定の場合前記入力されたメモリリクエストについて通常メモリリクエストを前記ミスアクセス制御部に発行する制御パイプラインとを有し、
前記制御パイプラインは、前記キャッシュヒット判定する前に前記入力されたメモリリクエストについて投機的メモリリクエストを前記ミスアクセス制御部に発行し、前記キャッシュヒット判定がヒット判定の場合に前記発行した投機的メモリリクエストをキャンセルし、前記キャンセルされた投機的メモリリクエストのエントリ数の増大に応じて、前記投機的メモリリクエストの発行をより抑制する投機的リクエスト制御部を有する、演算処理装置。
前記投機的リクエスト制御部は、前記キャンセルされた投機的メモリリクエストのエントリ数の増大に応じて、前記投機的メモリリクエストに割り当てられるエントリ数を減じる、付記1に記載の演算処理装置。
前記投機的リクエスト制御部は、前記ミスアクセス制御部のエントリの使用数が、第1設定数から前記キャンセルされる投機的メモリリクエストのエントリ数を減じた第1の上限数以上の場合、前記投機的メモリリクエストの発行を禁止する、付記2に記載の演算処理装置。
前記第1設定数は、前記エントリの総数である、付記3に記載の演算処理装置。
前記第1設定数は、前記エントリの総数より小さい数である、付記3に記載の演算処理装置。
前記投機的リクエスト制御部は、前記ミスアクセス制御部のエントリの使用数が、前記キャンセルされる投機的メモリリクエストのエントリ数に係数を乗じた数を第1設定数から減じた第1の上限数以上の場合、前記投機的メモリリクエストの発行を禁止する、付記2に記載の演算処理装置。
前記第1の制御部は、さらに、キャッシュに登録されたキャッシュラインを前記メモリに書き戻すリプレース処理を制御するリプレースバッファを有し、
前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数とリプレースバッファのエントリの使用数の和が第2設定数以上の場合、前記投機的メモリリクエストの発行を禁止する、付記3または6に記載の演算処理装置。
前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数が総数より小さい第3設定値以上の場合、前記投機的メモリリクエストの発行を禁止する、付記3または6に記載の演算処理装置。
前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数が総数以上の場合、前記投機的メモリリクエストの発行を禁止する、付記3または6に記載の演算処理装置。
前記制御パイプラインは、前記ミスアクセス制御部のエントリの使用数が総数以上の場合、前記通常メモリリクエストの発行を禁止する、付記3または6に記載の演算処理装置。
さらに、前記演算処理部が発行する前記メモリリクエストを処理するキャッシュと、
前記キャッシュのコヒーレンシを制御するコヒーレンシ制御部を有し、
前記コヒーレンシ制御部は、前記第1の制御部を有し、前記キャッシュヒット判定を前記キャッシュのタグの写しを参照して行う、付記1に記載の演算処理装置。
さらに、前記演算処理部が発行する前記メモリリクエストを処理するキャッシュを有し、
前記キャッシュは、前記第1の制御部を有し、前記キャッシュヒット判定を前記キャッシュのタグを参照して行う、付記1に記載の演算処理装置。
演算処理部と、
前記演算処理部が発行するメモリに対するメモリリクエストの制御を行う第1の制御部とを有し、
前記第1の制御部は、前記メモリリクエストにエントリを割り当てて前記メモリリクエストに係る処理を制御するミスアクセス制御部と、入力されたメモリリクエストを前記ミスアクセス制御部に発行する制御パイプラインとを有し、
前記制御パイプラインは、
入力されたメモリリクエストがキャッシュヒットするか否かのキャッシュヒット判定をし、
キャッシュミスの判定の場合前記入力されたメモリリクエストについて通常メモリリクエストを前記ミスアクセス制御部に発行し、
前記キャッシュヒット判定する前に前記入力されたメモリリクエストについて投機的メモリリクエストを前記ミスアクセス制御部に発行し、
前記キャッシュヒット判定がヒット判定の場合に前記発行した投機的メモリリクエストをキャンセルし、
前記キャンセルされた投機的メモリリクエストのエントリ数の増大に応じて、前記投機的メモリリクエストの発行をより抑制する、演算処理装置の制御方法。
CORE:CPUコア、コア、演算処理部
L1D, L1I:L1キャッシュ(データメモリ、インストラクションメモリ)
LLC:Last Level Cache、最上位レベルキャッシュ
CHR:コヒーレンシ制御部
RP:リクエストポート
10:コア/キャッシュ間調停回路
11:プライオリティ調整回路
20:処理ユニット
18:LLC-TAG、LLC-DATA
13:LLC-TAG-COPY
14:ミスアクセス制御部
15:オーダー制御部
16:リプレース制御部
17:バス
12:コヒーレンシ制御パイプライン
120:キャッシュ制御パイプライン
121:アドレス・TAGチェック部
122:処理判定部
123:資源判定部
Abort, 12E:強制アボート信号
Ab1,Ab2:通常アボート信号(排他アドレスアボート、資源非獲得アボート)
SPC_READY:投機可能フラグ
MSC_SPC_BUSY:投機ビジー信号
MSC_REQ_VAL:通常リクエストバリッド信号
SPC_REQ_VAL:投機リクエストバリッド信号
MSC_SPC_CANCEL:投機リクエストキャンセル信号
MSC_RLS_VAL:通常エントリリリースバリッド信号
MSC_CNCL_RLS_VAL:キャンセルエントリリリースバリッド信号
MSC_FULL:全エントリ使用中信号
MSC_BUSY_SPC_CAN:第1の投機ビジー信号(キャンセル数に基づく投機ビジー信号)
MSC_BUSY_SPC_MEM:第2の投機ビジー信号(メモリアクセス数に基づく投機ビジー信号)
MSC_BUSY_SPC_ACCEL:第3の投機ビジー信号(投機リクエスト抑制アクセル信号)
USE_CUNT:ミスアクセス制御部のエントリ使用数カウンタ
CNCL_CUNT:ミスアクセス制御部のキャンセルエントリ数カウンタ
RPB_CUNT:リプレースバッファのエントリ使用数カウンタ
124:投機リクエスト制御部
125:投機ビジー生成回路
126:投機リクエスト発行回路
Claims (10)
- 演算処理部と、
前記演算処理部が発行するメモリに対するメモリリクエストの制御を行う第1の制御部とを有し、
前記第1の制御部は、
前記メモリリクエストにエントリを割り当てて前記メモリリクエストに係る処理を制御し、前記メモリからの応答があるまで前記エントリを使用するミスアクセス制御部と、
入力されたメモリリクエストがキャッシュヒットするか否かのキャッシュヒット判定をし、キャッシュミスの判定の場合前記入力されたメモリリクエストについて通常メモリリクエストを前記ミスアクセス制御部に発行する制御パイプラインとを有し、
前記制御パイプラインは、前記キャッシュヒット判定する前に前記入力されたメモリリクエストについて投機的メモリリクエストを前記ミスアクセス制御部に発行し、前記投機的メモリリクエストを発行済で前記キャッシュヒット判定がミス判定の場合に前記通常メモリリクエストを追加発行せず、前記キャッシュヒット判定がヒット判定の場合に前記発行した投機的メモリリクエストをキャンセルし、前記ミスアクセス制御部における前記キャンセルされた投機的メモリリクエストの使用エントリ数の増大に応じて、前記投機的メモリリクエストに割り当てられる前記エントリの数をより抑制する投機的リクエスト制御部を有する、演算処理装置。 - 前記投機的リクエスト制御部は、前記キャンセルされた投機的メモリリクエストの使用エントリ数の増大に応じて、前記投機的メモリリクエストに割り当てられるエントリ数を減じる、請求項1に記載の演算処理装置。
- 前記投機的リクエスト制御部は、前記ミスアクセス制御部のエントリの使用数が、第1設定数から前記キャンセルされた投機的メモリリクエストの使用エントリ数を減じた第1の上限数以上の場合、前記投機的メモリリクエストの発行を禁止する、請求項2に記載の演算処理装置。
- 前記第1設定数は、前記エントリの総数である、請求項3に記載の演算処理装置。
- 前記第1設定数は、前記エントリの総数より小さい数である、請求項3に記載の演算処理装置。
- 前記投機的リクエスト制御部は、前記ミスアクセス制御部のエントリの使用数が、前記キャンセルされた投機的メモリリクエストの使用エントリ数に係数を乗じた数を第1設定数から減じた第1の上限数以上の場合、前記投機的メモリリクエストの発行を禁止する、請求項2に記載の演算処理装置。
- 前記第1の制御部は、さらに、キャッシュに登録されたキャッシュラインを前記メモリに書き戻すリプレース処理を制御するリプレースバッファを有し、
前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数とリプレースバッファのエントリの使用数の和が第2設定数以上の場合、前記投機的メモリリクエストの発行を禁止する、請求項3または6に記載の演算処理装置。 - 前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数が前記エントリの総数より小さい第3設定値以上の場合、前記投機的メモリリクエストの発行を禁止する、請求項3または6に記載の演算処理装置。
- 前記投機的リクエスト制御部は、さらに、前記ミスアクセス制御部のエントリの使用数が前記エントリの総数に達した場合、前記投機的メモリリクエストの発行を禁止する、請求項3または6に記載の演算処理装置。
- 演算処理部と、
前記演算処理部が発行するメモリに対するメモリリクエストの制御を行う第1の制御部とを有し、
前記第1の制御部は、前記メモリリクエストにエントリを割り当てて前記メモリリクエストに係る処理を制御し、前記メモリからの応答があるまで前記エントリを使用するミスアクセス制御部と、入力されたメモリリクエストを前記ミスアクセス制御部に発行する制御パイプラインとを有し、
前記制御パイプラインは、
入力されたメモリリクエストがキャッシュヒットするか否かのキャッシュヒット判定をし、
キャッシュミスの判定の場合前記入力されたメモリリクエストについて通常メモリリクエストを前記ミスアクセス制御部に発行し、
前記キャッシュヒット判定する前に前記入力されたメモリリクエストについて投機的メモリリクエストを前記ミスアクセス制御部に発行し、
前記投機的メモリリクエストを発行済で前記キャッシュヒット判定がミス判定の場合に前記通常メモリリクエストを追加発行せず、
前記キャッシュヒット判定がヒット判定の場合に前記発行した投機的メモリリクエストをキャンセルし、
前記ミスアクセス制御部における前記キャンセルされた投機的メモリリクエストの使用エントリ数の増大に応じて、前記投機的メモリリクエストに割り当てられる前記エントリの数をより抑制する、演算処理装置の制御方法。
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