JPH04326132A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04326132A JPH04326132A JP3096001A JP9600191A JPH04326132A JP H04326132 A JPH04326132 A JP H04326132A JP 3096001 A JP3096001 A JP 3096001A JP 9600191 A JP9600191 A JP 9600191A JP H04326132 A JPH04326132 A JP H04326132A
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- JP
- Japan
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- interrupt
- address
- priority
- interruption
- cpu
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に割込コントローラを備えたマイクロコンピュ
ータの多重割込制御方式に関する。
関し、特に割込コントローラを備えたマイクロコンピュ
ータの多重割込制御方式に関する。
【０００２】
【従来の技術】例えば図４に示すように８２５９の割込
コントローラ１を使用した８０８６マイクロプロセッサ
をＣＰＵ７とする従来のシステムでは、複数の割り込み
が発生した際の多重割込処理において、図５のフローチ
ャートに示すように割込発生Ａ時点ですでに優先順位の
より高い他の割込が発生しているＢの場合、上述の割込
の割込ルーチンが終了した後、（ａ） 再度割込コン
トローラ６よりＣＰＵ７に対して次の割込の許可を求め
るＩＮＴ信号を出力し、（ｂ） ＣＰＵ６からの割込
許可を示すＩＮＴＡＫ信号が返ってから（ｃ） 割込
ベクタ番号をＣＰＵに渡した後、（ｄ） ＣＰＵ１が
ベクタ番号に基づき割込ベクタ・テーブルのポインタ・
アドレスを計算し、（ｅ） 外部メモリ上の割込ベク
タ領域をアクセスして割込ルーチンの先頭アドレスを得
ていた。
コントローラ１を使用した８０８６マイクロプロセッサ
をＣＰＵ７とする従来のシステムでは、複数の割り込み
が発生した際の多重割込処理において、図５のフローチ
ャートに示すように割込発生Ａ時点ですでに優先順位の
より高い他の割込が発生しているＢの場合、上述の割込
の割込ルーチンが終了した後、（ａ） 再度割込コン
トローラ６よりＣＰＵ７に対して次の割込の許可を求め
るＩＮＴ信号を出力し、（ｂ） ＣＰＵ６からの割込
許可を示すＩＮＴＡＫ信号が返ってから（ｃ） 割込
ベクタ番号をＣＰＵに渡した後、（ｄ） ＣＰＵ１が
ベクタ番号に基づき割込ベクタ・テーブルのポインタ・
アドレスを計算し、（ｅ） 外部メモリ上の割込ベク
タ領域をアクセスして割込ルーチンの先頭アドレスを得
ていた。
【０００３】
【発明が解決しようとする課題】この従来のマイクロコ
ンピュータ割込制御をするのに割込発生時点でより優先
順位の高い割込要求が発生していた場合、優先順位の高
い割込処理の終了を待って新規にＣＰＵに対して割込要
求信号を出力するので、割込ルーチンが開始するまでに
割込アクノリッジ・サイクルを含めた一連の処理に所定
の時間を要し、システム全体の即時性に対して支障を及
ぼしていた。
ンピュータ割込制御をするのに割込発生時点でより優先
順位の高い割込要求が発生していた場合、優先順位の高
い割込処理の終了を待って新規にＣＰＵに対して割込要
求信号を出力するので、割込ルーチンが開始するまでに
割込アクノリッジ・サイクルを含めた一連の処理に所定
の時間を要し、システム全体の即時性に対して支障を及
ぼしていた。
【０００４】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、命令実行用のプログラム・アドレス・レジス
タの他に割込処理ルーチンの開始アドレスを格納する割
込専用プログラム・アドレク・レジスタを有し、かつ前
記割込専用プログラム・アドレス・レジスタ内には本ア
ドレス・レジスタに格納されているアドレスが現在有効
か否かを示すバリッド・ビットＦ／Ｆを備え、割込ベク
タ番号から割込ベクタ領域内のポインタ・アドレスを計
算するベクタ・アドレス演算ユニットを備え、かつ最高
優先順位の割込ルーチンの実行中に前記プログラム・ア
ドレス・レジスタに割込開始アドレスを格納するための
プリフェッチ制御ロジックをＣＰＵに備え、また複数の
割込要因の優先順位を判定する優先決定ロジックを備え
た割込コントローラ、および割込ベクタ番号を前記割込
コトローラからＣＰＵ内実行ユニットに送る内部データ
・バスを備えている。
ュータは、命令実行用のプログラム・アドレス・レジス
タの他に割込処理ルーチンの開始アドレスを格納する割
込専用プログラム・アドレク・レジスタを有し、かつ前
記割込専用プログラム・アドレス・レジスタ内には本ア
ドレス・レジスタに格納されているアドレスが現在有効
か否かを示すバリッド・ビットＦ／Ｆを備え、割込ベク
タ番号から割込ベクタ領域内のポインタ・アドレスを計
算するベクタ・アドレス演算ユニットを備え、かつ最高
優先順位の割込ルーチンの実行中に前記プログラム・ア
ドレス・レジスタに割込開始アドレスを格納するための
プリフェッチ制御ロジックをＣＰＵに備え、また複数の
割込要因の優先順位を判定する優先決定ロジックを備え
た割込コントローラ、および割込ベクタ番号を前記割込
コトローラからＣＰＵ内実行ユニットに送る内部データ
・バスを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のブロック図である。 割込要求端子群２は外部からの割込要求信号を受け付け
る。割込コントローラ１は割込入力端子群２を介して外
部からの割込要求を受け付けて優先順位の判定，ＣＰＵ
７に対する割込要求およびＣＰＵ７に対する割込ベクタ
の送信および割込要求元に対するアクノリッジ信号出力
を行なう。割込要求レジスタ３は割込端子群２の各割込
端子の入力状態を示し、各割込要因に対応した複数のビ
ット列より構成される各割込の発生状況を示す。割込優
先順位レジスタ４は各割込に対して優先順位を設定し、
使用者は個々の割込要因に対応した各ビットに対して任
意に優先順位の設定ができる。優先決定ロジック５は複
数の割込が発生した場合に割込優先順位レジスタ４を参
照することにより最初に実行する割込処理を判断する。
。図１は本発明の第１の実施例のブロック図である。 割込要求端子群２は外部からの割込要求信号を受け付け
る。割込コントローラ１は割込入力端子群２を介して外
部からの割込要求を受け付けて優先順位の判定，ＣＰＵ
７に対する割込要求およびＣＰＵ７に対する割込ベクタ
の送信および割込要求元に対するアクノリッジ信号出力
を行なう。割込要求レジスタ３は割込端子群２の各割込
端子の入力状態を示し、各割込要因に対応した複数のビ
ット列より構成される各割込の発生状況を示す。割込優
先順位レジスタ４は各割込に対して優先順位を設定し、
使用者は個々の割込要因に対応した各ビットに対して任
意に優先順位の設定ができる。優先決定ロジック５は複
数の割込が発生した場合に割込優先順位レジスタ４を参
照することにより最初に実行する割込処理を判断する。
【０００６】内部バス６は割込コントローラ１により選
択された最高優先割込のベクタ番号，および割込要求信
号および許可信号をＣＰＵ７との間で送受信する。ＣＰ
Ｕ７はプログラムの実行および内／外部ペリフェラルと
のデータの送受信等を行なう。内部バス８はＣＰＵ７内
の各ユニット間でデータの受け渡しを行なう。プリフェ
ッチ用の制御ロジック９はＣＰＵ７が演算処理等の内部
処理を行なっている間に、あらかじめ次の割込処理のた
めの開始アドレスを外部バス１２を通してＣＰＵ７に読
込むために、そのタイミングを外部バスの制御ユニット
１１に伝える。
択された最高優先割込のベクタ番号，および割込要求信
号および許可信号をＣＰＵ７との間で送受信する。ＣＰ
Ｕ７はプログラムの実行および内／外部ペリフェラルと
のデータの送受信等を行なう。内部バス８はＣＰＵ７内
の各ユニット間でデータの受け渡しを行なう。プリフェ
ッチ用の制御ロジック９はＣＰＵ７が演算処理等の内部
処理を行なっている間に、あらかじめ次の割込処理のた
めの開始アドレスを外部バス１２を通してＣＰＵ７に読
込むために、そのタイミングを外部バスの制御ユニット
１１に伝える。
【０００７】ベクタ・アドレス演算ユニット１０は割込
コントローラ１から送られた割込ベクタ番号から割込ベ
クタ領域のポインタ・アドレスを計算する。バス制御ユ
ニット１１はＣＰＵ７と外部周辺デバイスとの信号の送
受信を行なう。外部バス１２は本実施例ではアドレス，
データおよび制御信号の総称としている。割込処理専用
のプログラム・アドレス・レジスタ（ＩＮＴＰＣ）１３
は次に実行すべき割込処理ルーチンの開始アドレスを格
納する。割込専用プログラム・アドレス・レジスタ１３
に格納されているアドレスが有効か否かを示すバリッド
・ビットＦ／Ｆ１４は、新規にアドレスが格納された時
にビットがセットされ実行ユニット１６により読み出さ
れた時点でリセットされる。
コントローラ１から送られた割込ベクタ番号から割込ベ
クタ領域のポインタ・アドレスを計算する。バス制御ユ
ニット１１はＣＰＵ７と外部周辺デバイスとの信号の送
受信を行なう。外部バス１２は本実施例ではアドレス，
データおよび制御信号の総称としている。割込処理専用
のプログラム・アドレス・レジスタ（ＩＮＴＰＣ）１３
は次に実行すべき割込処理ルーチンの開始アドレスを格
納する。割込専用プログラム・アドレス・レジスタ１３
に格納されているアドレスが有効か否かを示すバリッド
・ビットＦ／Ｆ１４は、新規にアドレスが格納された時
にビットがセットされ実行ユニット１６により読み出さ
れた時点でリセットされる。
【０００８】実行ユニット１６はバリッド・ビットＦ／
Ｆ１４を参照しバリッド・ビットがセットされている場
合に限って、現在の割込処理終了後に割込用プログラム
・アドレス・レジスタ１３を読みに行く。従来のプログ
ラム・アドレス・レジスタ１５は命令実行時に常時次の
アドレスを示す。実行ユニット１６はバス制御ユニット
１１と独立して演算処理を行なう。本ユニットがバス制
御ユニット１１と独立していることはプリフェッチを可
能にす必要条件の一つといえる。
Ｆ１４を参照しバリッド・ビットがセットされている場
合に限って、現在の割込処理終了後に割込用プログラム
・アドレス・レジスタ１３を読みに行く。従来のプログ
ラム・アドレス・レジスタ１５は命令実行時に常時次の
アドレスを示す。実行ユニット１６はバス制御ユニット
１１と独立して演算処理を行なう。本ユニットがバス制
御ユニット１１と独立していることはプリフェッチを可
能にす必要条件の一つといえる。
【０００９】次に、本実施例における一連の割込受付処
理を図１のブロック図および図２のフローチャートを用
いて説明する。（Ａ）外部に複数の割込が発生すると、
割込要求端子２により受け付けられ、各割込要求に応じ
て割込要求レジスタ３のビットがセットされる。（Ｂ）
次に割込優先順位レジスタ４を参照することにより優先
決定ロジック５が割込の優先順位を決定する。１８（ａ
）に示すように、ロジック５によりまず最高優先順位の
割込が選択され、ＣＰＵ部７へ割込要求（ＩＮＴ）信号
６ａを出力する。（ｂ）割込コントローラ１はＣＰＵ７
部７から割込許可（ＩＮＴＡＫ）信号６ｂが返った後に
、（ｃ）内部バス６を通してＣＰＵ部７に割込要求に対
応した割込ベクタ番号を送る。ＣＰＵ部７ではその後、
（ｄ）ＣＰＵ内部バス８を通してベクタ番号をベクタ・
アドレス演算ユニット１０に送り、続いて割り込みベク
タ領域におけるポインタ・アドレスが計算される。
理を図１のブロック図および図２のフローチャートを用
いて説明する。（Ａ）外部に複数の割込が発生すると、
割込要求端子２により受け付けられ、各割込要求に応じ
て割込要求レジスタ３のビットがセットされる。（Ｂ）
次に割込優先順位レジスタ４を参照することにより優先
決定ロジック５が割込の優先順位を決定する。１８（ａ
）に示すように、ロジック５によりまず最高優先順位の
割込が選択され、ＣＰＵ部７へ割込要求（ＩＮＴ）信号
６ａを出力する。（ｂ）割込コントローラ１はＣＰＵ７
部７から割込許可（ＩＮＴＡＫ）信号６ｂが返った後に
、（ｃ）内部バス６を通してＣＰＵ部７に割込要求に対
応した割込ベクタ番号を送る。ＣＰＵ部７ではその後、
（ｄ）ＣＰＵ内部バス８を通してベクタ番号をベクタ・
アドレス演算ユニット１０に送り、続いて割り込みベク
タ領域におけるポインタ・アドレスが計算される。
【００１０】（ｅ）バス制御ユニット１１はポインタ・
アドレスに該当する外部メモリをアクセスし、（Ｆ）割
込処理ルーチンの開始アドレスを読み込むとともに、開
始アドレスを割込用プログラム・アドレス・レジスタ１
３に格納する。本時点において、（Ｇ）割込用プログラ
ム・アドレス・レジスタ１３内のバリッド・ビット１４
がセットされる。（ｈ）次いで実行ユニット１６はバリ
ッド・ビット１４がセットされていることに基づいて割
込用プログラム・アドレス・レジスタを参照しその内容
をＰＣ１５へ転送することによって最高優先割込ルーチ
ンが実行される。この時点でバリッド・ビット１４はク
リアされる。この時点でＩＮＴＰＣ１４は次の割込アド
レスを受け付けられる状態になり、（Ｊ）次のシーケン
スに入る。
アドレスに該当する外部メモリをアクセスし、（Ｆ）割
込処理ルーチンの開始アドレスを読み込むとともに、開
始アドレスを割込用プログラム・アドレス・レジスタ１
３に格納する。本時点において、（Ｇ）割込用プログラ
ム・アドレス・レジスタ１３内のバリッド・ビット１４
がセットされる。（ｈ）次いで実行ユニット１６はバリ
ッド・ビット１４がセットされていることに基づいて割
込用プログラム・アドレス・レジスタを参照しその内容
をＰＣ１５へ転送することによって最高優先割込ルーチ
ンが実行される。この時点でバリッド・ビット１４はク
リアされる。この時点でＩＮＴＰＣ１４は次の割込アド
レスを受け付けられる状態になり、（Ｊ）次のシーケン
スに入る。
【００１１】この時割込コントローラ６は最高優先割込
ルーチン１８の実行中に（Ｂ１）に示すように第２優先
順位の割込を選択し、（Ｃ１）前回と同様に内部バス６
を通して割込のベクタ番号がＣＰＵ部７に送られ、（ｄ
１）ベクタ・アドレス演算ユニット１０内で割込ポイン
タ・アドレスに変換された後、（Ｇ）プリフェッチ制御
ロジック９により外部バス１１の空きが確認された時、
バス制御ユニット１１により外部バス１２を通してシス
テム上にある外部メモリ内の割込ベクタ領域から読み出
すことにより第２優先順位の割込ルーチン開始アドレス
をＣＰＵ内ＩＮＴＰＣレジタ１３に格納する。この際同
時にバリッド・ビット１４が再度セットされる。この結
果ＣＰＵ内実行ユニット１６は先の最高優先割込の終了
後、ＩＮＴＰＣレジスタ１３を参照することにより、即
時に次の割込処理ルーチンに遷移することができる。
ルーチン１８の実行中に（Ｂ１）に示すように第２優先
順位の割込を選択し、（Ｃ１）前回と同様に内部バス６
を通して割込のベクタ番号がＣＰＵ部７に送られ、（ｄ
１）ベクタ・アドレス演算ユニット１０内で割込ポイン
タ・アドレスに変換された後、（Ｇ）プリフェッチ制御
ロジック９により外部バス１１の空きが確認された時、
バス制御ユニット１１により外部バス１２を通してシス
テム上にある外部メモリ内の割込ベクタ領域から読み出
すことにより第２優先順位の割込ルーチン開始アドレス
をＣＰＵ内ＩＮＴＰＣレジタ１３に格納する。この際同
時にバリッド・ビット１４が再度セットされる。この結
果ＣＰＵ内実行ユニット１６は先の最高優先割込の終了
後、ＩＮＴＰＣレジスタ１３を参照することにより、即
時に次の割込処理ルーチンに遷移することができる。
【００１２】すなわち、第２優先順位の割込に対する割
込処理フロー１９に示した一連の処理では、（Ｂ１）ま
ず優先決定ロジックにより第２優先割込が選択され、（
Ｃ１）次いでその割込に対応したベクタ番号がＣＰＵに
渡される。（ｅ１）その後そのベクタ番号に対応した外
部メモリ領域がアクセスされることにより、（Ｆ）割込
処理ルーチンの先頭アドレスが読み込まれ、（Ｇ）ＩＮ
ＴＰＣレジスタに格納される。以上の処理フロー１９は
最高優先割込処理フロー１８と並行して実行される。
込処理フロー１９に示した一連の処理では、（Ｂ１）ま
ず優先決定ロジックにより第２優先割込が選択され、（
Ｃ１）次いでその割込に対応したベクタ番号がＣＰＵに
渡される。（ｅ１）その後そのベクタ番号に対応した外
部メモリ領域がアクセスされることにより、（Ｆ）割込
処理ルーチンの先頭アドレスが読み込まれ、（Ｇ）ＩＮ
ＴＰＣレジスタに格納される。以上の処理フロー１９は
最高優先割込処理フロー１８と並行して実行される。
【００１３】図３は本発明の第２の実施例のブロック図
である。本実施例は割込コントローラ１ａにおいて各割
込要因の優先順位をあらかじめ指定されている固定優先
順位方式を採用しているため、割込発生と同時に各割込
要因に対応して割込優先順位レジスタ４ａに設定される
ビットが一意的に決まる。従って、前述の第１の実施例
と異なり優先決定ロジックは割込要因と各割込の優先順
位を対応させることなく割込優先順位レジスタのみを参
照することにより第２優先の割込要因を即時に判断する
ことが可能となる。
である。本実施例は割込コントローラ１ａにおいて各割
込要因の優先順位をあらかじめ指定されている固定優先
順位方式を採用しているため、割込発生と同時に各割込
要因に対応して割込優先順位レジスタ４ａに設定される
ビットが一意的に決まる。従って、前述の第１の実施例
と異なり優先決定ロジックは割込要因と各割込の優先順
位を対応させることなく割込優先順位レジスタのみを参
照することにより第２優先の割込要因を即時に判断する
ことが可能となる。
【００１４】
【発明の効果】以上説明したように本発明は、最高優先
の割込処理ルーチンの実行中に次に実行すべき第２優先
順位の割込を選択し、割込処理ルーチンの開始アドレス
をＣＰＵ内の割込専用プログラム・アドレス・レジスタ
に格納しておくことにより最高優先割込処理ルーチンが
終了した時点で即時に第２優先割込処理ルーチンへと遷
移することができるので、システム全体の処理速度を向
上することができる。
の割込処理ルーチンの実行中に次に実行すべき第２優先
順位の割込を選択し、割込処理ルーチンの開始アドレス
をＣＰＵ内の割込専用プログラム・アドレス・レジスタ
に格納しておくことにより最高優先割込処理ルーチンが
終了した時点で即時に第２優先割込処理ルーチンへと遷
移することができるので、システム全体の処理速度を向
上することができる。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するためのフロー
チャートである。
チャートである。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来のマイクロコンピュータの一例のブロック
図である。
図である。
【図５】図４のブロックの動作を説明するためのフロー
チャートである。
チャートである。
１ 割込コントローラ
２ 割込要求端子群
３ 割込要求レジスタ
４，４ａ 割込優先順位レジスタ５ 優先
決定ロジック ６ 内部バス ７ ＣＰＵ ８ ＣＰＵ内部バス ９ プリフェッチ制御ロジック １０ ベクタ・アドレス演算ユニット１１
バス制御ユニット １２ 外部バス １３ 割込専用プログラム・アドレス・レジスタ
ＩＮＴＰＣ １４ ＩＮＴＰＣバリッド・ビット１５
プログラム・アドレス・レジスタ１６ 実行ユニ
ット
決定ロジック ６ 内部バス ７ ＣＰＵ ８ ＣＰＵ内部バス ９ プリフェッチ制御ロジック １０ ベクタ・アドレス演算ユニット１１
バス制御ユニット １２ 外部バス １３ 割込専用プログラム・アドレス・レジスタ
ＩＮＴＰＣ １４ ＩＮＴＰＣバリッド・ビット１５
プログラム・アドレス・レジスタ１６ 実行ユニ
ット
Claims (1)
- 【請求項１】 割込処理ルーチンの開始アドレスと、
該開始アドレスが有効かどうかを示すバリッド・ビット
Ｆ／Ｆを有する割込専用プログラム・アドレス・レジス
タと、割込開始アドレスが格納されている割込ベクタ領
域のポインタ・アドレスを割込ベクタ番号から計算する
ベクタ・アドレス演算ユニットを含みかつ外部メモリ上
の割込ベクタ領域より各割込の開始アドレスをプリフェ
ッチするタイミングを制御するプリフェッチ制御ロジッ
クと、前記プリフェッチ制御ロジックから送られた割込
ポインタ・アドレスとタイミングに基づいて割込の開始
アドレスをフェッチし前記割込専用プログラム・アドレ
ス・レジスタへ転送するバス制御ユニットとを備えるＣ
ＰＵと、複数の割込要因の優先順位を判定する優先決定
ロジックを有する割込コントローラと、割込ベクタ番号
を前記割込コントローラから前記ＣＰＵに送るデータバ
スを備え、前記バリッド・ビットＦ／Ｆが有効な時にプ
ログラムの実行を前記プログラム・アドレス・レジスタ
のアドレスに基づいて行なうことを特徴とするマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096001A JPH04326132A (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096001A JPH04326132A (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326132A true JPH04326132A (ja) | 1992-11-16 |
Family
ID=14152877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096001A Pending JPH04326132A (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326132A (ja) |
-
1991
- 1991-04-26 JP JP3096001A patent/JPH04326132A/ja active Pending
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