JPH0228749A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0228749A JPH0228749A JP63178610A JP17861088A JPH0228749A JP H0228749 A JPH0228749 A JP H0228749A JP 63178610 A JP63178610 A JP 63178610A JP 17861088 A JP17861088 A JP 17861088A JP H0228749 A JPH0228749 A JP H0228749A
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- JP
- Japan
- Prior art keywords
- processor
- memory
- text
- physical address
- program
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、共有メモリを持つマルチプロセッサ方式のデ
ータ処理装置に関する。
ータ処理装置に関する。
従来の技術
従来の共有メモリを有するマルチプロセッサ方式のデー
タ処理装置の構成を第３図に示す。第３図において２は
プロセッサ（１）、３は仮想記憶管理装置（１）、５は
共有バス、６は共有メモリ、１０゜２０は共通の構成を
持つプロセッサユニットであ２ ベージ る。この様なシステムにおいて、共有メモリ６上に配置
された並列処理プログラムの実行は次のように行われる
。各プロセッサの仮想空間から見たアドレスマツプを第
４図に示す。プロセッサ（１）。
タ処理装置の構成を第３図に示す。第３図において２は
プロセッサ（１）、３は仮想記憶管理装置（１）、５は
共有バス、６は共有メモリ、１０゜２０は共通の構成を
持つプロセッサユニットであ２ ベージ る。この様なシステムにおいて、共有メモリ６上に配置
された並列処理プログラムの実行は次のように行われる
。各プロセッサの仮想空間から見たアドレスマツプを第
４図に示す。プロセッサ（１）。
２は仮想記憶管理装置（１）＋３によって物理アドレス
に変換されたプログラム実行アドレスから、共有バス５
を通して共有メモリθ上の共有テキスト内の命令をフェ
ツチし実行する。データ参照も、プロセッサ（ＩＬ２で
発生された仮想データアドレスは仮想記憶管理装置（１
）＋３により物理アドレスに変換され、共有バス５を通
して共有メモリ６上の共有データに参照が行われる。こ
の並列処理プログラムを実行する他のプロセッサユニッ
トも同様に共有メモリ６上の共有テキスト、共有データ
を参照し、お互いに排他制御しながらプログラムを実行
する。この様な並列処理プログラムのデバッグは次のよ
うに行われる。ソフトウェアデバッガによるブレークポ
イント指定は、ブレークポイント指定アドレスの命令を
ブレークポイント例外発生命令に書き変えることにより
行われる。プロ３ ・Ｎ−／ セッサごとに別々のブレークポイントを指定するために
は、プロセッサごとに別々のテキストを持たなければな
らない。そのため各プロセッサの仮想記憶管理装置の機
能を利用して第４図のように共有メモリ上にテキスト、
データを配置する。すなわちプロセッサ（１）、２は仮
想記憶管理装置３によりマツピングされたプロセッサ（
１）用テキスト本来の命令を実行し、同様にプロセッサ
（ｎ） １ｌ−ｊ：プロセッサ（ｎ）用テキスト内の命
令を実行する。これにより各プロセッサのブレークポイ
ントは、各プロセッサ固有のテキスト内にセットされる
ため、共有テキスト、共有データをもつ並列処理プログ
ラムのデバッグをソフトウェアデバッガで行うことがで
きる（例えばシークエンド社バランス８０００システム
）。
に変換されたプログラム実行アドレスから、共有バス５
を通して共有メモリθ上の共有テキスト内の命令をフェ
ツチし実行する。データ参照も、プロセッサ（ＩＬ２で
発生された仮想データアドレスは仮想記憶管理装置（１
）＋３により物理アドレスに変換され、共有バス５を通
して共有メモリ６上の共有データに参照が行われる。こ
の並列処理プログラムを実行する他のプロセッサユニッ
トも同様に共有メモリ６上の共有テキスト、共有データ
を参照し、お互いに排他制御しながらプログラムを実行
する。この様な並列処理プログラムのデバッグは次のよ
うに行われる。ソフトウェアデバッガによるブレークポ
イント指定は、ブレークポイント指定アドレスの命令を
ブレークポイント例外発生命令に書き変えることにより
行われる。プロ３ ・Ｎ−／ セッサごとに別々のブレークポイントを指定するために
は、プロセッサごとに別々のテキストを持たなければな
らない。そのため各プロセッサの仮想記憶管理装置の機
能を利用して第４図のように共有メモリ上にテキスト、
データを配置する。すなわちプロセッサ（１）、２は仮
想記憶管理装置３によりマツピングされたプロセッサ（
１）用テキスト本来の命令を実行し、同様にプロセッサ
（ｎ） １ｌ−ｊ：プロセッサ（ｎ）用テキスト内の命
令を実行する。これにより各プロセッサのブレークポイ
ントは、各プロセッサ固有のテキスト内にセットされる
ため、共有テキスト、共有データをもつ並列処理プログ
ラムのデバッグをソフトウェアデバッガで行うことがで
きる（例えばシークエンド社バランス８０００システム
）。
発明が解決しようとする課題
しかしながら上記のような構成では、オペレティングシ
ステム等の仮想記憶管理を行うプログラムはプロセッサ
ユニットの持つ仮想記憶管理装置をデバッグのために使
うことができず物理空間り 上でテキストを共有しなければならないため、アイス（
ＩＣＥ）などのハードウェアデバッガなしに、デバッグ
することが困難であった。
ステム等の仮想記憶管理を行うプログラムはプロセッサ
ユニットの持つ仮想記憶管理装置をデバッグのために使
うことができず物理空間り 上でテキストを共有しなければならないため、アイス（
ＩＣＥ）などのハードウェアデバッガなしに、デバッグ
することが困難であった。
本発明は、上記問題点を解決するために共有メモリを有
するマルチプロセッサシステムにおいて、共有メモリ上
に置かれたオペレーティングシステム等の仮想記憶管理
を行うプログラムを、ソフトウェアデバッガでデバッグ
することを可能にするデータ処理装置を提供するもので
ある。
するマルチプロセッサシステムにおいて、共有メモリ上
に置かれたオペレーティングシステム等の仮想記憶管理
を行うプログラムを、ソフトウェアデバッガでデバッグ
することを可能にするデータ処理装置を提供するもので
ある。
課題を解決するための手段
本発明は上記問題点を解決するため、プロセッサと仮想
記憶管理装置と物理アドレス変換装置が直列につながり
前記外部アドレス変換装置の出力が外部バスにつながる
複数のプロセッサユニットと、前記プロセッサユニット
が接続される共有バスと、前記共有バスにつながる共有
メモリを備えたものである。
記憶管理装置と物理アドレス変換装置が直列につながり
前記外部アドレス変換装置の出力が外部バスにつながる
複数のプロセッサユニットと、前記プロセッサユニット
が接続される共有バスと、前記共有バスにつながる共有
メモリを備えたものである。
作 用
本発明は」二記した構成によって、共有テキストを、プ
ロセッサから見た物理アドレスを変えるこ５ノ＼ と無く共有メモリ上の異なる空間にプロセッサごとのテ
キストを配置することが可能とな９、ソフトウェアデバ
ッガでのデバッグが可能となる。
ロセッサから見た物理アドレスを変えるこ５ノ＼ と無く共有メモリ上の異なる空間にプロセッサごとのテ
キストを配置することが可能とな９、ソフトウェアデバ
ッガでのデバッグが可能となる。
実施例
第１図は、本発明のデータ処理装置の一実施例を示すブ
ロック図である。第１図において１０゜２０はプロセッ
サユニット、２はプロセッサ（１）、３は仮想記憶管理
装置（１）、４は物理アドレス変換装置、５は共有バス
、６は共有メモリである。
ロック図である。第１図において１０゜２０はプロセッ
サユニット、２はプロセッサ（１）、３は仮想記憶管理
装置（１）、４は物理アドレス変換装置、５は共有バス
、６は共有メモリである。
以上のように構成されたデータ処理装置について、その
動作を説明する。デバッグ時プログラムは共有メモリ６
上にロードされる。この時、テキスト部はプロセッサご
とに異なるメモリ空間にロードされる。各プロセッサの
物理アドレス変換装置４は、それぞれ対応するテキスト
を、テキスト本来の指定された物理アドレス空間にマツ
ピングする。この時の各プロセッサから見た物理アドレ
ス空間、及び共有メモリ上のメモリマツプを第２図に示
す。プロセッサ（１）、２のプログラム実行は仮想記憶
管理装置（１）、３によりプロセッサ（ＩＬ２６ ベ−
） に固有の物理アドレスに変換され、更に物理アドレス変
換装置（１）、４により共有メモリ６上のアドレスに変
換されプロセッサ（１）用テキストが参照される。同様
にプロセッサ（ｎ）のプログラム実行もアドレス変換さ
れプロセッサ（ｎ）用テキストが参照される。
動作を説明する。デバッグ時プログラムは共有メモリ６
上にロードされる。この時、テキスト部はプロセッサご
とに異なるメモリ空間にロードされる。各プロセッサの
物理アドレス変換装置４は、それぞれ対応するテキスト
を、テキスト本来の指定された物理アドレス空間にマツ
ピングする。この時の各プロセッサから見た物理アドレ
ス空間、及び共有メモリ上のメモリマツプを第２図に示
す。プロセッサ（１）、２のプログラム実行は仮想記憶
管理装置（１）、３によりプロセッサ（ＩＬ２６ ベ−
） に固有の物理アドレスに変換され、更に物理アドレス変
換装置（１）、４により共有メモリ６上のアドレスに変
換されプロセッサ（１）用テキストが参照される。同様
にプロセッサ（ｎ）のプログラム実行もアドレス変換さ
れプロセッサ（ｎ）用テキストが参照される。
以上のように、本発明の実施例によれば、各プロセッサ
ユニットごとに仮想記憶管理装置と外部バスとの間に物
理アドレス変換装置を設けることにより、仮想記憶管理
を行う並列処理プログラムの共有テキストを、プロセッ
サから見た物理アドレスを変更すること無くプロセッサ
ごとに別々に共有メモリ上に配置することができ、ソフ
トウェアデバッガでのデバッグが可能に々る。
ユニットごとに仮想記憶管理装置と外部バスとの間に物
理アドレス変換装置を設けることにより、仮想記憶管理
を行う並列処理プログラムの共有テキストを、プロセッ
サから見た物理アドレスを変更すること無くプロセッサ
ごとに別々に共有メモリ上に配置することができ、ソフ
トウェアデバッガでのデバッグが可能に々る。
発明の効果
以上のように本発明は、プロセッサと仮想記憶管理装置
と物理アドレス変換装置が直列につなが９前記外部アド
レス変換装置の出力が外部バスにつながる複数のプロセ
ッサユニットと、前記プロセッサユニットが接続される
共有バスと、前記共７ ・・−７ 有バスにつながる共有メモリを設けることにより、プロ
グラムの共有テキストをプロセッサから見た物理アドレ
スを変更すること無くプロセッサごとに別々に共有メモ
リ上に配置するととができ、仮想記憶管理を行う並列処
理プログラムのソフトウェアデバッガでのデバッグが可
能になる。
と物理アドレス変換装置が直列につなが９前記外部アド
レス変換装置の出力が外部バスにつながる複数のプロセ
ッサユニットと、前記プロセッサユニットが接続される
共有バスと、前記共７ ・・−７ 有バスにつながる共有メモリを設けることにより、プロ
グラムの共有テキストをプロセッサから見た物理アドレ
スを変更すること無くプロセッサごとに別々に共有メモ
リ上に配置するととができ、仮想記憶管理を行う並列処
理プログラムのソフトウェアデバッガでのデバッグが可
能になる。
第１図は本発明の実施例におけるデータ処理装置の構成
図、第２図はソノ１−ウェアデバッガでデバッグ中のプ
ログラムのメモリマツプの説明図、第３図は従来のデー
タ処理装置の構成図、第４図ハ共有メモリを持つマルチ
プロセッサシステムにおける並列処理プログラム実行時
のメモリマツプの説明図である。 １０．２０・・・・・プロセソサユニッ１−１２・・・
・・フロセッサ（１）、３・・・・・仮想記憶管理装置
（１）、４・・・・・物理アドレス変換装置（１）、５
・・・・・・共有バス、６・・・共有メモリ。
図、第２図はソノ１−ウェアデバッガでデバッグ中のプ
ログラムのメモリマツプの説明図、第３図は従来のデー
タ処理装置の構成図、第４図ハ共有メモリを持つマルチ
プロセッサシステムにおける並列処理プログラム実行時
のメモリマツプの説明図である。 １０．２０・・・・・プロセソサユニッ１−１２・・・
・・フロセッサ（１）、３・・・・・仮想記憶管理装置
（１）、４・・・・・物理アドレス変換装置（１）、５
・・・・・・共有バス、６・・・共有メモリ。
Claims (1)
- プロセッサと仮想記憶管理装置と物理アドレス変換装置
が直列につながり前記外部アドレス変換装置の出力が外
部バスにつながる複数のプロセッサユニットと、前記プ
ロセッサユニットが接続される共有バスと、前記共有バ
スにつながる共有メモリから構成されるデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178610A JPH0228749A (ja) | 1988-07-18 | 1988-07-18 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178610A JPH0228749A (ja) | 1988-07-18 | 1988-07-18 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228749A true JPH0228749A (ja) | 1990-01-30 |
Family
ID=16051461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178610A Pending JPH0228749A (ja) | 1988-07-18 | 1988-07-18 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081762A (en) * | 1989-09-01 | 1992-01-21 | Brother Kogyo Kabushiki Kaisha | Tool exchange device for a machine tool |
| JP2008217591A (ja) * | 2007-03-06 | 2008-09-18 | Fuji Xerox Co Ltd | 情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラム |
-
1988
- 1988-07-18 JP JP63178610A patent/JPH0228749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081762A (en) * | 1989-09-01 | 1992-01-21 | Brother Kogyo Kabushiki Kaisha | Tool exchange device for a machine tool |
| JP2008217591A (ja) * | 2007-03-06 | 2008-09-18 | Fuji Xerox Co Ltd | 情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラム |
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