JP2008217591A - 情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラム - Google Patents

Abstract

【課題】複数の処理手段が当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスすることのできる情報処理装置を提供する。
【解決手段】情報処理装置は、固有のメモリマップに従って割り当てられる所定の情報に基づき所定の処理を実行する複数の処理手段と、複数の処理手段に対応し、該当する処理手段から出力されるアドレスについてアドレス変換する複数のインタフェース手段と、を備える。複数のインタフェース手段は、複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、処理手段ごとに予め設定されるアドレス変換情報の中の、対応する処理手段にかかわるアドレス変換情報を基に、当該対応する処理手段から出力されるアドレスについてアドレス変換する。
【選択図】図１

Description

本発明は、情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラムに関する。

複数のプロセッサと共有のリソース例えば主記憶とを有する装置では、プロセッサが認識しているアドレスを主記憶（共有のリソース）にかかわるアドレス空間のアドレスにアドレス変換するアドレス変換機能を備えている。プロセッサから出力されたアドレスがアドレス変換機構によってアドレス変換されることにより、当該プロセッサは、アドレス変換後のアドレスを基に共有のリソースに対してアクセスする（例えば、特許文献１参照）。

ところで、第１のプロセッサと第２のプロセッサとが同種の場合、第１のプロセッサが実行すべき所定の処理例えば例外処理に対応するプログラムと、第２のプロセッサが実行すべき所定の処理例えば例外処理に対応するプログラムとに共通のプログラムが記憶される記憶領域が、主記憶（共有のリソース）のメモリ空間（記憶領域）に割り当てられる。なお、共通のプログラムには、プロセッサを判別するための判別処理（プロセッサを特定するための処理例えば分岐処理）に対応するプログラムが含まれている。前記各プロセッサは、主記憶（共有のリソース）にアクセスして共通のプログラムを読み出し、前記判別処理に対応するプログラムを実行した後、判別処理の結果に基づく、当該プロセッサにかかわる例外処理に対応するプログラムを実行する。

一方、第１のプロセッサと第２のプロセッサとが異種の場合、第１のプロセッサが実行すべき所定の処理例えば例外処理に対応するプログラムが記憶される第１の記憶領域と、第２のプロセッサが実行すべき所定の処理例えば例外処理に対応するプログラムが記憶される第２の記憶領域とが、主記憶（共有のリソース）のメモリ空間（記憶領域）に不連続に割り当てられる場合が多い。なお、第１の記憶領域と第２の記憶領域との間の記憶領域は未使用記憶領域となる場合も有り得る。前記各プロセッサは、主記憶（共有のリソース）にアクセスして当該プロセッサにかかわる例外処理に対応するプログラムを読み出し、実行する。
特開２０００−１１２８２１号公報

本発明は、複数の処理手段が当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスすることのできる情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラムを提供することを目的とする。

上記課題を解決するため、請求項１に記載の本発明の情報処理装置は、固有のメモリマップに従って割り当てられる所定の情報に基づき所定の処理を実行する複数の処理手段と、前記複数の処理手段に対応し、該当する処理手段から出力されるアドレスについてアドレス変換する複数のインタフェース手段と、を有し、前記複数のインタフェース手段は、前記複数の処理手段に対応する複数の所定の情報が連続して割り当てられ前記複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、前記処理手段ごとに予め設定されるアドレス変換情報の中の、対応する処理手段にかかわるアドレス変換情報を基に、当該対応する処理手段から出力されるアドレスについてアドレス変換する、ことを特徴とする。

請求項２に記載の発明は、上記請求項１に記載の発明において、前記複数のインタフェース手段は、当該インタフェース手段にかかわる前記アドレス変換情報を記憶するアドレス変換情報記憶手段と、前記アドレス変換情報記憶手段の記憶内容を基に、対応する処理手段から出力されるアドレスについてアドレス変換するアドレス変換手段と、を有することを特徴とする。

請求項３に記載の発明は、上記請求項１または２に記載の発明において、当該情報処理装置の外部に位置する装置から出力され前記複数のインタフェース手段に関してのインタフェース手段を識別する識別情報および当該インタフェース手段にかかわるアドレス変換情報を受け付ける情報受付手段と、前記情報受付手段が受け付けた情報を記憶する情報記憶手段と、前記情報記憶手段に記憶されている識別情報およびアドレス変換情報を前記複数のインタフェース手段に向けて出力するとともに、前記複数のインタフェース手段に対し前記識別情報および前記アドレス変換情報をアドレス変換情報記憶手段に記憶するように制御する制御手段と、を有することを特徴とする。

上記課題を解決するため、請求項４に記載の本発明の画像処理装置は、請求項１から請求項３記載の情報処理装置を有すること特徴とする。

上記課題を解決するため、請求項５に記載の本発明の画像形成装置は、請求項４記載の画像処理装置を有することを特徴とする。

上記課題を解決するため、請求項６に記載の本発明の画像形成システムは、請求項５記載の画像形成装置と該画像形成装置に向けて画像情報を出力する処理装置とが通信回線を介して接続され、前記画像形成装置は取得した画像情報に対する画像形成処理を実施する、ことを特徴とする。

上記課題を解決するため、請求項７に記載の本発明のアドレス変換処理プログラムは、固有のメモリマップに従って割り当てられる所定の情報に基づき所定の処理を実行する複数の処理手段に対応する複数のインタフェース手段に対応して、当該インタフェース手段を識別する識別情報と当該インタフェース手段にかかわる予め設定されるアドレス変換情報とを対応付けて情報処理装置に備えられた情報記憶手段に記憶する記憶処理過程と、所定のタイミングに従って、前記記憶処理過程により記憶された識別情報およびアドレス変換情報を基に、当該識別情報に基づくインタフェース手段に対し当該識別情報に対応するアドレス変換情報を設定する設定処理過程と、前記複数の処理手段の中の所定の処理手段から出力されるアドレスを、当該所定の処理手段に対応するインタフェース手段に設定されるアドレス変換情報を基にアドレス変換するアドレス変換処理過程と、をコンピュータに実行させ、前記記憶処理過程は、前記複数の処理手段に対応する複数の所定の情報が連続して割り当てられ前記複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、前記処理手段ごとに予め設定されるアドレス変換情報を記憶する、ことを特徴とする。

請求項１記載の発明によれば、複数の処理手段は当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスすることができる。

請求項２記載の発明によれば、複数のインタフェース手段のアドレス変換手段は該当するアドレス変換情報記憶手段の記憶内容を基にアドレス変換処理を実施し、複数の処理手段はそのアドレス変換処理の結果としての共通のメモリマップに基づき該当する所定の情報に対しアクセスすることができる。

請求項３記載の発明によれば、複数のインタフェース手段のアドレス変換手段は情報処理装置の外部に位置する装置から出力され該当するアドレス変換情報記憶手段に記憶されるアドレス変換情報を基にアドレス変換処理を実施し、複数の処理手段はそのアドレス変換処理の結果としての共通のメモリマップに基づき該当する所定の情報に対しアクセスすることができる。

請求項５記載の発明によれば、複数の処理手段は当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスすることができる。

請求項６記載の発明によれば、複数の処理手段は当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスすることができる。

請求項７記載の発明によれば、複数の処理手段に対して当該複数の処理手段に対応する複数の所定の情報が連続して割り当てられる共通のメモリマップに基づき該当する所定の情報に対しアクセスさせるソフトウェアを提供することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための図面において同一の構成要素には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）

本発明の実施の形態１に係る情報処理装置について説明する。

この実施の形態１では、情報処理装置は、ＳＯＣ（System On
a Chip：システムオンチップ）いわゆる半導体集積回路を意味する。以降の説明においては、ＳＯＣの構成、機能および動作について説明する。

図１は、実施の形態１に係るＳＯＣ（システムオンチップ）の機能構成を示している。

図１に示すように、ＳＯＣ１０は、レイヤ管理部１００と、レイヤ制御部２００と、複数のプロセッサ３１０，３２０，３３０と、複数のイニシエータ３４０，３５０と、レイヤ制御部２００に接続される複数のインタフェース（以下「Ｉ／Ｆ」という）３１０ａ，３２０ａ，３３０ａ，３４０ａ，３５０ａ，３７１および複数のメモリ制御部３６１，３６３と、メモリ制御部３６１に接続される揮発性メモリ３６２と、バス３７２を介してＩ／Ｆ３７１に接続される複数のメモリ制御部３７３，３７５および複数の機能部３７７，３７８と、システム・リセット部３８０と、を有している。

また、メモリ制御部３６３、メモリ制御部３７３およびメモリ制御部３７５にはそれぞれＳＯＣ１０の外部に位置する揮発性メモリ３６４、不揮発性メモリ３７４および揮発性メモリ３７６が接続されている。

さらに、ＳＯＣ１０には、例えば、複数のプロセッサ３１０，３２０，３３０、複数のイニシエータ３４０，３５０に対し電源電圧を供給するための電源部３９０が接続される。

レイヤ管理部１００は、不揮発性メモリ１１０を有し、ＳＯＣ１０の外部から入力されたレイヤ管理情報を不揮発性メモリ１１０に格納するとともに、所定のタイミングでそのレイヤ管理情報をレイヤ制御部２００へ出力する。このレイヤ管理部１００およびレイヤ管理情報の詳細については後述する。

レイヤ制御部２００は、複数のソケット２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８とソケット制御部２０９とがレイヤ制御バス２１０を介して接続されている。

ソケット２０１、ソケット２０２、ソケット２０３、ソケット２０４およびソケット２０５は、それぞれＩ／Ｆ２１０ａ、Ｉ／Ｆ２２０ａ、Ｉ／Ｆ２３０ａ、Ｉ／Ｆ２４０ａおよびＩ／Ｆ２５０ａを介して、プロセッサ３１０，プロセッサ３２０、プロセッサ３３０、イニシエータ３４０およびイニシエータ３５０に接続される。ソケット２０６、ソケット２０７、ソケット２０８は、それぞれメモリ制御部３６１、メモリ制御部３６３およびＩ／Ｆ３７１に接続される。これらのソケットの詳細については後述する。

ソケット制御部２０９は、後述するレイヤ管理部１００からのレイヤ管理情報を、レイヤ制御バス２１０を介して各ソケットに向けて送信する。

このようなレイヤ制御部２００では、レイヤ管理部１００からのレイヤ管理情報に基づきソケット毎にアドレス変換を実施する。

複数のプロセッサ３１０，３２０，３３０は、固有のメモリマップの情報に従って所定の処理を実行する処理手段の機能を有しており、異種あるいは同種のプロセッサである。この例では、プロセッサ３１０およびプロセッサ３２０は同種であり、プロセッサ３３０は前記２つのプロセッサとは異種である。

複数のイニシエータ３４０，３５０は、固有のメモリマップの情報に従って所定の処理を実行する処理手段の機能を有しており、異種あるいは同種のイニシエータである。この例では、イニシエータ３４０およびイニシエータ３５０は同種である。

システム・リセット部３８０は、ＳＯＣ１０の外部の例えばリセット部からのリセット解除信号に同期してＳＯＣ１０の内部のシステム・リセット信号を生成し、このシステム・リセット信号をレイヤ管理部１００およびレイヤ制御部２００に向けて出力する。

なお、実施の形態１では、複数の処理手段（プロセッサ、イニシエータ）にかかわる共通のメモリマップに対応する予め設定されるアドレス変換情報を基に、対応する処理手段から出力されるアドレスについてアドレス変換するインタフェース手段は、例えばソケットで実現される。従って、複数のソケット２０１〜２０８はそれぞれ上記アドレス変換するインタフェースの機能を有する。

次に、レイヤ管理情報のフォーマットについて、図２を参照して説明する。

図２に示すように、レイヤ管理情報４００は、ソケット指定情報４１０、制御テーブル４２０およびアドレス変換テーブル４３０を含んでいる。このようなフォーマットのレイヤ管理情報４００は、ＳＯＣ１０の内部に配置されているソケットの数だけ生成される。この例は、８つのソケットがＳＯＣ１０に配置されているので、８個のレイヤ管理情報４００が生成される。

ソケット指定情報４１０は、レイヤ制御部２００内の複数のソケット２０１〜２０８の中の何れのソケットに対する情報であるかを示す情報を意味する。

ソケット指定情報４１０は、該当するソケットの識別情報を示すソケット指定ＩＤ４１１と、当該ソケットに対応するプロセッサあるいはイニシエータとの間で例えばバースト転送モード、シングル転送モードなどの何れの転送モードでデータ転送（通信）が可能かを示す制御タイプ４１２とを有している。

制御テーブル４２０は、ソケット指定情報４１０（のソケット指定ＩＤ４１１）で指定されるソケットに対する制御情報を示すテーブルを意味する。

また、制御テーブル４２０は、アドレス変換テーブル有効セット数情報４２１と、転送モード設定情報４２２と、起動可否設定情報４２３と、電源遮断設定情報４２４と、を含んでいる。

アドレス変換テーブル有効セット数情報４２１は、後述するアドレス変換テーブル４３０に記憶される複数のセット情報における有効なセット情報の数を示す情報である。

転送モード設定情報４２２は、当該ソケットが対応するプロセッサとの間でデータ転送する際の転送モード例えばシングル転送モードまたはバースト転送モードを示す情報である。

起動可否設定情報４２３は、ＳＯＣ１０に電源が投入されたときに、ソケット指定情報４１０（のソケット指定ＩＤ４１１）で指定されるソケットに対するプロセッサあるいはイニシエータを起動させるか否かを示す情報である。ここで、起動可否設定情報４２３は、プロセッサあるいはイニシエータを起動させる場合にはリセット解除信号を意味し、一方、プロセッサあるいはイニシエータを起動させない場合はリセット信号を意味する。

電源遮断設定情報４２４は、ソケット指定情報４１０（のソケット指定ＩＤ４１１）で指定されるソケットに対応するプロセッサあるいはイニシエータに供給される電源電圧の供給を遮断するべき旨（電源遮断すべき旨）を示す情報である。

アドレス変換テーブル４３０は、ソケット指定情報４１０（のソケット指定ＩＤ４１１）で指定されるソケットに指定するテーブルを意味する。

また、アドレス変換テーブル４３０は、複数のセット１〜ｎを有しており、各セットは、入力ベースアドレス４３１と、アドレスマスク４３２と、アドレスレングス４３３と、出力ベースアドレス４３４と、を含んでいる。

実施の形態１では、アドレス変換情報は、制御テーブル４２０のアドレス変換テーブル有効セット数情報４２１およびアドレス変換テーブル４３０を含んでいる。

次に、レイヤ管理部１００の詳細について、図３を参照して説明する。

図３に示すように、レイヤ管理部１００は、不揮発性メモリ１１０、状態制御部１２０、レイヤ管理情報・受信制御部１３０、受信用バッファ１４０、不揮発性メモリ制御部１５０、送信用バッファ１６０、送信制御部１７０およびレイヤ管理情報・送信制御部１８０を有している。

不揮発性メモリ１１０は、上述したレイヤ管理情報４００と、管理情報１１とを記憶する。

状態制御部１２０は、システム・リセット部３８０からのシステム・リセット信号や、ＯＣ１０の外部の装置（以下「外部装置」という）例えばデータの書き込み処理を実施するコンピュータやデータ書き込み装置（ライタ）から出力されるレイヤ管理部・処理モードを受け付けて、これら受け付けたシステム・リセット信号やレイヤ管理部・処理モードの状態を確認するとともに、この確認した結果を基にレイヤ管理部１００の処理を制御する。

実施の形態１では、レイヤ管理部・処理モードには、データの書き込み処理を示すライトモード、データの読み出し処理を示すリードモード、アドレス変換処理を示す通常起動モードが含まれている。

レイヤ管理部・処理モードは、例えば、２ビットのデータで表現するようにした場合、「０１」の場合にはライトモード、また「１０」の場合にはリードモード、さらに「００」の場合は通常起動モード、であると定義するようにする。

ところで、状態制御部１２０は、レイヤ管理部・処理モードがライトモードのときは、レイヤ管理情報・受信制御部１３および不揮発性メモリ制御部１５０に対しデータの書き込みを実施するように制御する。

また、状態制御部１２０は、レイヤ管理部・処理モードがリードモードのときは、不揮発性メモリ制御部１５０に対しデータの読み出しを実施するように制御するとともに、レイヤ管理情報・送信制御部１８０に対しデータの送信を実施するように制御する。

さらに、状態制御部１２０は、レイヤ管理部・処理モードが通常起動モードのときは、不揮発性メモリ制御部１５０に対しデータの読み出しを実施するように制御するとともに、送信制御部１７０に対しデータの送信を実施するように制御する。

レイヤ管理情報・受信制御部１３０は、状態制御部１２０の制御に従って、外部装置例えばデータの書き込み処理を実施するコンピュータやデータ書き込み装置（ライタ）から出力されたレイヤ管理情報４００を受信する。

受信用バッファ１４０は、レイヤ管理情報・受信制御部１２０によって受信されたレイヤ管理情報４００を保持する。

不揮発性メモリ制御部１５０は、状態制御部１２０の制御に従って、受信用バッファ１４０からレイヤ管理情報４００を読み出し、不揮発性メモリ１１０に格納するとともに、不揮発性メモリ１１０からレイヤ管理情報４００を読み出す。

送信用バッファ１６０は、不揮発性メモリ制御部１４０によって読み出されたレイヤ管理情報４００を保持する。

送信制御部１７０は、状態制御部１２０の制御に従って、送信用バッファ１５０に保持されたレイヤ管理情報をレイヤ制御部２００に向けて送信する。

レイヤ管理情報・送信制御部１８０は、状態制御部１２０の制御に従って、送信用バッファ１５０に保持されたレイヤ管理情報４００をＳＯＣ１０の外部に位置する上記外部装置に向けて送信する。これは、外部装置がレイヤ管理情報に関してのベリファイのために実施される。

なお、レイヤ管理情報・受信制御部１３０、不揮発性メモリ制御部１５０、送信制御部１７０およびレイヤ管理情報・送信制御部１８０は、状態制御部１２０の制御に従って所定の処理を実施するに際に、処理過程の情報、例えば受信したデータ、書き込んだデータ、読み出したデータ、送信したデータなどの各データのデータ量（データサイズ）や、処理を終了した旨を状態制御部１２０へ通知する。

なお、実施の形態１では、当該情報処理装置（ＳＯＣ１０）の外部に位置する外部装置から出力され複数のインタフェース手段（ソケット）に関してのソケットを識別する識別情報および当該ソケットにかかわるアドレス変換情報を受け付ける情報受付手段は、例えばレイヤ管理情報・受信制御部１３０で実現される。

また、実施の形態１では、情報受付手段（レイヤ管理情報・受信制御部１３０）が受け付けた情報（アドレス変換情報を含むレイヤ管理情報）を記憶する情報記憶手段は、例えば不揮発性メモリ１１０で実現される。

さらに、実施の形態１では、複数のインタフェース手段（ソケット）に対し、情報記憶手段（不揮発性メモリ１１０）に記憶されている識別情報およびアドレス変換情報を出力し、アドレス変換情報記憶手段（後述するアドレス変換テーブル部２３０および制御テーブル部２４０）に記憶するように制御する制御手段は、例えば、状態制御部１２０、不揮発性メモリ制御部１５０および送信制御部１７０で実現される。

次に、レイヤ制御２００のソケットの詳細について、図４を参照して説明する。

ここでは、図１に示すソケット２０１の構成について説明する。なお、他のソケット２０２〜２０８も、ソケット２０１と同様の構成になっている。

図４に示すように、レイヤ制御部２００のソケット２０１は、バス側転送制御部２２０、アドレス変換テーブル部２３０、制御テーブル部２４０、Ｉ／Ｆ側転送制御部２５０およびアドレス変換部２６０を有している。

バス側転送制御部２２０は、レイヤ制御バス２０９に転送されているレイヤ管理情報４００の中のレイヤ指定情報４１０のソケット指定ＩＤ４１１を確認し、この確認した結果、ソケット指定ＩＤが当該ソケット２０１を示しているので適合すると判断したときは、当該レイヤ管理情報４００の中の制御テーブル４２０およびアドレス変換テーブル４３０を受信して、これらの情報の設定の制御を行う。

具体的には、バス側転送制御部２２０は、アドレス変換テーブル４３０をアドレス変換テーブル部２３０に向けて転送し、一方、制御テーブル４２０を制御テーブル部２４０に向けて転送する。

アドレス変換テーブル部２３０は、転送されてきたアドレス変換テーブル４３０を格納する。

制御テーブル部２４０は、転送されてきた制御テーブル４２０を格納するとともに、この制御テーブル４２０の各構成要素に設定されている情報に基づく制御信号を出力する。つまり制御テーブル部２４０は、アドレス変換テーブル有効セット数情報４２１をアドレス変換部２６０に向けて出力し、転送モード設定情報４２２をバス側転送制御部２２０およびＩ／Ｆ側転送制御部２５０に向けて出力し、起動可否設定情報４２３および電源遮断設定情報４２４をソケット２０１に対応するプロセッサ３１０に向けて出力する。

Ｉ／Ｆ側転送制御部２５０は、当該ソケット２０１とＩ／Ｆ３１０ａを介して接続されるプロセッサ３１０とのインタフェースを実施する。例えばＩ／Ｆ側制御部２５０は、Ｉ／Ｆ３１０ａを介してプロセッサ３１０から出力されたアドレスを受信するとともに、この受信したアドレスをアドレス変換部２６０に向けて出力する。

アドレス変換部２６０は、Ｉ／Ｆ側転送制御部２５０からのアドレスについて、制御テーブル部２４０からのアドレス変換テーブル有効セット数情報４２１、およびアドレス変換テーブル部２３０内のアドレス変換テーブル４３０を基にアドレス変換を実施する。

なお、実施の形態１では、インタフェース手段（ソケット）にかかわるアドレス変換情報（アドレス変換テーブル有効セット数情報４２１およびアドレス変換テーブル４３０）を記憶するアドレス変換情報記憶手段は、例えば、アドレス変換テーブル部２３０および制御テーブル部２４０で実現される。

また、実施の形態１では、アドレス変換テーブル部２３０および制御テーブル部２４０（アドレス変換情報記憶手段）の記憶内容（アドレス変換テーブル有効セット数情報４２１およびアドレス変換テーブル４３０）を基に、対応する処理手段（プロセッサあるいはイニシエータ）この場合はプロセッサ３１０から出力されるアドレスについてアドレス変換するアドレス変換手段は、例えば、アドレス変換部２６０で実現される。

次に、ＳＯＣ１０によるアドレス変換処理について図５を参照して説明する。

図５は、そのアドレス変換処理の処理手順を示すフローチャートである。

ＳＯＣ１０の電源投入およびリセット解除が行われると（ステップＳ１０１）、レイヤ管理部１００は、レイヤ管理部・処理モードが通常起動モードのときは、不揮発性メモリ１１０に記憶されているレイヤ管理情報４００を読み出してレイヤ制御部２００に向けて送信する（ステップＳ１０２）。

レイヤ制御部２００では、各ソケットは、ソケット制御部２０９を介してレイヤ制御バス２１０に転送されるレイヤ管理情報４００の中のソケット指定ＩＤ４１１を確認し、この確認した結果、ソケット指定ＩＤが当該ソケットを示しているので適合すると判断したときは、当該レイヤ管理情報４００の中の制御テーブル４２０およびアドレス変換テーブル４３０を受信するとともに、制御テーブル４２０を制御テーブル部２４０に格納し、またアドレス変換テーブル４３をアドレス変換テーブル部２３０に格納する。

そして、レイヤ管理部１００は、レイヤ制御部２００へのレイヤ管理情報４００の送信が終了すると、管理情報１１１を基に、レイヤ制御部２００の各ソケットに対し、アクティブにする旨のコマンドを送信する（ステップＳ１０３）。

レイヤ制御部２００では、各ソケットは、制御テーブル部２４０に格納されている制御テーブル４２０を基に、プロセッサあるいはイニシエータとの処理を開始する（ステップＳ２０４）。この場合、電源分離されたプロセッサあるいはイニシエータを電源遮断にした状態のままにする場合もある。

プロセッサあるいはイニシエータは、上述したようにＳＯＣ１０の電源投入およびリセット解除が行われたことにより、リセット例外（例外処理など）にかかわるアドレスに対して、命令フェッチを行う（ステップＳ１０５）。

すなわち、プロセッサあるいはイニシエータは、リセット例外（例外処理など）にかかわるアドレスをレイヤ制御部２００に向けて出力する。

レイヤ制御部２００では、プロセッサあるいはイニシエータに対応するソケットのアドレス変換部２６０が、制御テーブル部２４０内のアドレス変換テーブル有効セット数情報４２１と、アドレス変換テーブル部２３０内のアドレス変換テーブル４３０とを基に、リセット例外（例外処理など）にかかわるアドレスについてアドレス変換する。

そして、アドレス変換部２６０は、アドレス変換したアドレスにてレイヤ制御バスとのトランザクションを行う（ステップＳ１０６）。

このようにしてレイヤ制御部２００（のアドレス変換部２６０）によってアドレス変換されトランザクションが実施されることにより、プロセッサやイニシエータによるメモリ、機能に対してのアクセスが行われる。

次に、レイヤ制御部２００のアドレス変換部２６０のアドレス変換処理について、図６を参照して説明する。

図６は、そのアドレス変換処理の処理手順を示すフローチャートである。

アドレス変換部２６０は、入力アドレスを受け付けると（ステップＳ２０１）、この入力アドレスに対して、アドレス変換テーブル部２３０に記憶されているアドレス変換テーブル４３０の入力ベースアドレス４３１、アドレスマスク４３２、アドレスレングス４３３により生成されるセット領域に入力アドレスが含まれるかを判定する（ステップＳ２０２）。

アドレス変換部２６０は、ステップＳ２０２において入力アドレスが、生成したセット領域に含まれると判定した場合は、当該入力アドレスと、適合したセットの入力ベースアドレスとアドレスマスクと出力ベースアドレスに基づきアドレス変換して（ステップＳ２０３）、出力アドレスを生成し（ステップＳ２０４）、該生成したアドレス（出力アドレス）にてレイヤ制御バス２１０とのトランザクションを行う。

次に、プロセッサ３１０（プロセッサＡ１）、プロセッサ３２０（プロセッサＡ２）およびプロセッサ３３０（プロセッサＢ１）のそれぞれに対応するソケットでのアドレス変換処理について具体例を挙げて説明する。

（１）プロセッサ３１０（プロセッサＡ１）に対応するソケット２０１でのアドレス変換について説明する。

この例では、制御テーブル４２０のアドレス変換テーブル有効セット数情報４２１が値「２」であるとする。この場合、アドレス変換テーブル４３０のセット１およびセット２が使用される。

入力アドレスは「０ｘ０００１Ａ５Ｆ０」とし、またセット１およびセット２に設定されている値は、次の内容であるとする（図７参照）。
（セット１）
入力ベースアドレス＝０ｘ００００００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ０００００００２
出力ベースアドレス＝０ｘ００００００００
（セット２）
入力ベースアドレス＝０ｘ０００３００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ０００００００１
出力ベースアドレス＝０ｘ０００７００００

アドレス変換部２６０は、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」が上記セット１で示されるセット領域および上記セット２で示されるセット領域の何れのセット領域に含まれるか否かを判定（セットの判定）し、この判定した結果、セット１が適合すると判定する（図７の＃１参照）。

このようにして判定処理を終了したアドレス変換部２６０は、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」、適合したセット１の入力ベースアドレス＝「０ｘ００００００００」、アドレスマスク＝「０ｘ００００ＦＦＦＦ」および出力ベースアドレス＝「０ｘ００００００００」に基づきアドレス変換して（図７の＃２参照）、出力アドレス＝「０ｘ０００１Ａ５Ｆ０」を生成する。

なお、図７において符号＃１、＃２は、図６に示す符号＃１、＃２（つまりＳ２０２，Ｓ２０３）に対応する。

ここで、アドレス変換処理過程について詳細に説明する。

最初にセット１に関して説明すると、入力ベースアドレス＝「０ｘ００００００００」、アドレスレングス＝「０ｘ２」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされる（図８のＰ１参照）。

この場合、セット１の入力アドレスにかかわるセット領域は、「０ｘ００００＊＊＊＊」、「０ｘ０００１＊＊＊＊」および「０ｘ０００２＊＊＊＊」となる（図８のＰ１参照）。なお、下位２バイトの「＊＊＊＊」は、アドレスマスクを意味する。

これらのセット領域に入力アドレス＝「０ｘ０００１Ａ５Ｆ０」が含まれるかを確認した場合（図８のＰ２参照）、ヒット・アドレスレングス＝「０ｘ１」となる（図８のＰ３参照）。

また、出力ベースアドレス＝「０ｘ００００００００」、アドレスレングス＝「０ｘ２」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット１の出力アドレスにかかわるセット領域は、「０ｘ００００＊＊＊＊」、「０ｘ０００１＊＊＊＊」および「０ｘ０００２＊＊＊＊」となる（図８のＰ４参照）。

そして、上述したようにヒット・アドレスレングス＝「０ｘ１」であるので、出力アドレスにかかわるセット領域のうち、「０ｘ０００１＊＊＊＊」が採用される。

この「０ｘ０００１＊＊＊＊」の上位２バイト「０００１」と、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」の下位２バイト「Ａ５Ｆ０」とを基に、アドレス変換され（図８のＰ５参照）、出力アドレス＝「０ｘ０００１Ａ５Ｆ０」が生成される（図８のＰ６参照）。

次にセット２に関して説明すると、入力ベースアドレス＝「０ｘ０００３００００」、アドレスレングス＝「０ｘ１」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット２の入力アドレスにかかわるセット領域は、「０ｘ０００３＊＊＊＊」および「０ｘ０００４＊＊＊＊」となる（図８のＰ７参照）。

これらのセット領域に入力アドレス＝「０ｘ０００１Ａ５Ｆ０」が含まれるかを確認した場合、当該入力アドレスはこれらのセット領域に含まれないので、セットの判定の結果、非適合となる（図８のＰ８参照）。このようにして、セットの判定の結果が非適合の場合は、これで処理が終了となる。

（２）次に、プロセッサ３２０（プロセッサＡ２）に対応するソケット２０２でのアドレス変換について説明する。

この例では、制御テーブル４２０のアドレス変換テーブル有効セット数情報４２１が値「２」であるとする。この場合、上述したソケット２０１の場合と同様に、アドレス変換テーブル４３０のセット１およびセット２が使用される。

入力アドレスは「０ｘ０００１Ａ５Ｆ０」とし、またセット１およびセット２に設定されている値は、次の内容であるとする（図９参照）。
（セット１）
入力ベースアドレス＝０ｘ００００００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ０００００００２
出力ベースアドレス＝０ｘ０００３００００
（セット２）
入力ベースアドレス＝０ｘ０００３００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ０００００００１
出力ベースアドレス＝０ｘ０００７００００

アドレス変換部２６０は、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」が上記セット１で示されるセット領域および上記セット２で示されるセット領域の何れのセット領域に含まれるか否かを判定（セットの判定）し、この判定した結果、セット１が適合すると判定する（図９の＃１参照）。

このようにして判定処理を終了したアドレス変換部２６０は、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」、適合したセット１の入力ベースアドレス＝「０ｘ００００００００」、アドレスマスク＝「０ｘ００００ＦＦＦＦ」および出力ベースアドレス＝「０ｘ０００３００００」に基づきアドレス変換して（図９の＃２参照）、出力アドレス＝「０ｘ０００４Ａ５Ｆ０」を生成する。

なお、図９において符号＃１、＃２は、図６に示す符号＃１、＃２（つまりＳ２０２，Ｓ２０３）に対応する。

ここで、アドレス変換処理過程について詳細に説明する。

最初にセット１に関して説明すると、入力ベースアドレス＝「０ｘ００００００００」、アドレスレングス＝「０ｘ２」および入力アドレス＝「０ｘ０００１Ａ５Ｆ０」が、上述したソケット２０１（プロセッサ３１０）にかかわるセット１の場合と同じ値なので、上記図８のＰ１〜Ｐ３の処理の場合と同様に、ヒット・アドレスレングス＝「０ｘ１」となる（図１０のＰ１１〜Ｐ１３参照）。

また、出力ベースアドレス＝「０ｘ０００３００００」、アドレスレングス＝「０ｘ２」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット１の出力アドレスにかかわるセット領域は、「０ｘ０００３＊＊＊＊」、「０ｘ０００４＊＊＊＊」および「０ｘ０００５＊＊＊＊」となる（図１０のＰ１４参照）。

そして、上述したようにヒット・アドレスレングス＝「０ｘ１」であるので、出力アドレスにかかわるセット領域のうち、「０ｘ０００４＊＊＊＊」が採用される。

この「０ｘ０００４＊＊＊＊」の上位２バイト「０００４」と、入力アドレス＝「０ｘ０００１Ａ５Ｆ０」の下位２バイト「Ａ５Ｆ０」とを基に、アドレス変換され（図１０のＰ１５参照）、出力アドレス＝「０ｘ０００４Ａ５Ｆ０」が生成される（図１０のＰ１６参照）。

次に、セット２の判定に関しては、そのセット２に設定されている値が上述したソケット２０１（プロセッサ３１０）にかかわるセット２に設定されている値と同じなので、上記図８のＰ７の処理の場合と同様のセット領域となり（図１０のＰ１７参照）、また、そのセット領域での入力アドレス＝「０ｘ０００１Ａ５Ｆ０」のセットの判定処理は、非適合となる（図１０のＰ１８参照）。

（３）プロセッサ３３０（プロセッサＢ１）に対応するソケット２０３でのアドレス変換について説明する。

この例では、制御テーブル４２０のアドレス変換テーブル有効セット数情報４２１が値「２」であるとする。この場合、アドレス変換テーブル４３０のセット１およびセット２が使用される。

入力アドレスは「０ｘ０００１００００」とし、またセット１およびセット２に設定されている値は、次の内容であるとする（図１１参照）。
（セット１）
入力ベースアドレス＝０ｘＦＦＦＦ００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ００００００００
出力ベースアドレス＝０ｘ００００００００
（セット２）
入力ベースアドレス＝０ｘ００００００００
アドレスマスク ＝０ｘ００００ＦＦＦＦ
アドレスレングス ＝０ｘ０００００００１
出力ベースアドレス＝０ｘ０００７００００

アドレス変換部２６０は、入力アドレス＝「０ｘ０００１００００」が上記セット１で示されるセット領域および上記セット２で示されるセット領域の何れのセット領域に含まれるか否かを判定（セットの判定）する（図１１の＃１参照）。

ここで、セット１の判定について説明する。

入力ベースアドレス＝「０ｘＦＦＦＦ００００」、アドレスレングス＝「０ｘ０」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット２の入力アドレスにかかわるセット領域は、「０ｘＦＦＦＦ＊＊＊＊」となる。この「０ｘＦＦＦＦ＊＊＊＊」に入力アドレス＝「０ｘ０００１００００」は含まれないので、セット１の判定は非適合となる。そのため、次のセット２の判定が実施される。

次に、セット２の判定について説明する。

入力ベースアドレス＝「０ｘ００００００００」、アドレスレングス＝「０ｘ１」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット２の入力アドレスにかかわるセット領域は、「０ｘ００００＊＊＊＊」および「０ｘ０００１＊＊＊＊」となる。

これらのセット領域に入力アドレス＝「０ｘ０００１００００」が含まれるかを確認した場合、ヒット・アドレスレングス＝「０ｘ１」となる。

また、出力ベースアドレス＝「０ｘ０００７００００」、アドレスレングス＝「０ｘ１」のときは、アドレスマスク＝「０ｘ００００ＦＦＦＦ」なので下位２バイトがマスクされるので、セット２の出力アドレスにかかわるセット領域は、「０ｘ０００７＊＊＊＊」および「０ｘ０００８＊＊＊＊」となる。

そして、上述したようにヒット・アドレスレングス＝「０ｘ１」であるので、出力アドレスにかかわるセット領域のうち、「０ｘ０００８＊＊＊＊」が採用される。

この「０ｘ０００８＊＊＊＊」の上位２バイト「０００８」と、入力アドレス＝「０ｘ０００１００００」の下位２バイト「１０００」とを基に、アドレス変換され（図１１の＃２参照）、出力アドレス＝「０ｘ０００８００００」が生成される。

なお、図１１において符号＃１、＃２は、図６に示す符号＃１、＃２（つまりＳ２０２，Ｓ２０３）に対応する。

上述したようにして固有のメモリマップの情報に従って所定の処理を実行するプロセッサ３１０（プロセッサＡ１）、プロセッサ３２０（プロセッサＡ２）およびプロセッサ３３０（プロセッサＢ１）のそれぞれに対応するソケットでのアドレス変換処理が実施された後の、共有リソースのメモリマップの一例を、図１２に示す。

図１２に示すように、プロセッサ３１０（プロセッサＡ１）はメモリマップ５１０に従って所定の処理（例えば例外処理Ａ１など（図では例外処理他Ａ１））を実行するものとする。また、プロセッサ３２０（プロセッサＡ２）はメモリマップ５２０に従って所定の処理（例えば例外処理Ａ２など（図では例外処理他Ａ２））を実行するものとする。さらに、プロセッサ３３０（プロセッサＢ１）はメモリマップ５３０に従って所定の処理（例えば例外処理Ｂ１など（図では例外処理他Ｂ１））を実行するものとする。

レイヤ制御部２００（のアドレス変換部２６０）が上述したアドレス変換処理（図７〜図１１参照）を実施することにより、共通のメモリマップ（共有リソースのメモリマップ）５４０を構築する。

そのため、プロセッサ３１０（プロセッサＡ１）が「０ｘ００００００００」のアドレス（入力アドレス）に対し命令フェチ（例外処理Ａ１など）を行った場合には、共有リソースのメモリマップ５４０の「０ｘ００００００００」のアドレスに対しアクセスされる。

また、プロセッサ３２０（プロセッサＡ２）が「０ｘ００００００００」のアドレス（入力アドレス）に対し命令フェチ（例外処理Ａ２など）を行った場合には、共有リソースのメモリマップ５４０の「０ｘ０００３００００」のアドレスに対しアクセスされる。

そのため、プロセッサ３１０（プロセッサＡ１）が「０ｘＦＦＦＦ００００」のアドレス（入力アドレス）に対し命令フェチ（例外処理Ｂ１など）を行った場合は、共有リソースのメモリマップ５４０の「０ｘ０００６００００」のアドレスに対しアクセスされる。

このようにメモリマップ５４０においては、３つのプロセッサ３１０〜３３０にかかわる例外処理に関して、連続したメモリマップに構築されている。

さらには、同種のプロセッサであるプロセッサ３１０およびプロセッサ３２０と、これらのプロセッサとは異種のプロセッサであるプロセッサ３３０にかかわる共有領域に関しても、メモリマップ５４０では、３つのプロセッサ３１０〜３３０にかかわる例外処理に関して、同一のメモリマップに構築されている。

上述したようにＳＯＣ１０のレイヤ制御部２００（のアドレス変換部２６０）によるアドレス変換処理により、図１２の共有リソースのメモリマップ５４０に示すように、複数のプロセッサ３１０，３２０，３３０にかかわる処理のためのソフトウェア（プログラム）が連続した領域にメモリマップされるので、当該ソフトウェアが不連続の領域にメモリマップされている場合に比較して、メモリアクセス性能が向上する。

ところで、実施の形態１に係るＳＯＣは、次の（ａ）〜（ｃ）の処理工程をコンピュータに実行させることを特徴とするアドレス変換処理プログラムを実行する。

（ａ）固有のメモリマップに従って割り当てられる所定の情報（例外処理に対応するプログラム）に基づき所定の処理（例外処理）を実行する複数の処理手段に対応する複数のインタフェース手段（プロセッサやイニシエータ）に対応して、当該インタフェース手段を識別する識別情報（ソケット指定ＩＤ）と当該インタフェース手段にかかわる予め設定されるアドレス変換情報（制御テーブル（特にアドレス変換テーブル有効セット数）およびアドレス変換テーブル）とを対応付けて情報処理装置（ＳＯＣ：システムオンチップ）に備えられた情報記憶手段（不揮発性メモリ１１０）に記憶する記憶処理過程。なお、この記憶処理過程は、複数の処理手段に対応する複数の所定の情報が連続して割り当てられ前記複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、処理手段ごとに予め設定されるアドレス変換情報を記憶する記憶処理過程を含んでいる。これらの記憶処理過程は、レイヤ管理部１００によって実行される。

（ｂ）所定のタイミング（ＳＯＣの電源投入およびリセット解除）に従って、前記記憶処理過程により記憶された識別情報およびアドレス変換情報を基に、当該識別情報に基づくインタフェース手段に対し当該識別情報に対応するアドレス変換情報を設定する設定処理過程。この設定処理過程は、レイヤ管理部１００とレイヤ制御部２００との協働により実行される。

（ｃ）前記複数の処理手段の中の所定の処理手段から出力されるアドレス（入力アドレス）を、当該所定の処理手段に対応するインタフェース手段に設定されたアドレス変換情報を基にアドレス変換するアドレス変換処理過程。このアドレス変換処理過程は、レイヤ制御部２００（のアドレス変換部２６０）によって実行される。

この場合、レイヤ管理部１００は、上記（ａ）および（ｂ）の処理に対応するソフトウェア（プログラム）や上述したレイヤ管理部１００の機能を実現するためのソフトウェア（プログラム）を格納するメモリ（例えばＲＯＭ）を有するプロセッサで実現される。このプロセッサがメモリからソフトウェアを読み出して実行することにより、上記（ａ）および（ｂ）の処理や上述したレイヤ管理部１００の機能が実現される。

また、レイヤ制御部２００は、上記（ｂ）および（ｃ）の処理に対応するソフトウェア（プログラム）、上述したレイヤ制御部２００の機能を実現するためのソフトウェア（プログラム）を格納するメモリ（例えばＲＯＭ）を有するプロセッサで実現される。このプロセッサがメモリからソフトウェアを読み出して実行することにより、上記（ｂ）および（ｃ）の処理や上述したレイヤ制御部２００の機能が実現される。

（実施の形態２）

次に、実施の形態２に係る情報処理装置を適用したＳＯＣ（システムオンチップ）について説明する。

この実施の形態２のＳＯＣは、図１に示した実施の形態１のＳＯＣ１０と同様の構成および機能を有している。

なお、実施の形態２では、情報処理装置（ＳＯＣ１０）の外部に位置する外部装置（コンピュータやライタ）から出力され、電源電圧が供給されるものの未使用状態に設定されている処理手段に対応するインタフェース手段を示す情報と、電源遮断を示す電源遮断情報とを受け付ける電源遮断情報受付手段は、例えばレイヤ管理部１００のレイヤ管理情報・受信制御部１３０で実現される。

また、実施の形態２では、電源遮断情報受付手段（レイヤ管理情報・受信制御部１３０）が受け付けた情報を基に、未使用状態に設定されている処理手段（プロセッサあるいはイニシエータ）に向けて電源遮断情報を出力する電源遮断制御手段は、例えばレイヤ制御部２００の制御テーブル部２４０で実現される。

さて、ＳＯＣ１０のレイヤ制御部２００では、電源電圧が供給されるものの未使用状態に設定されているプロセッサあるいはイニシエータに対応するソケットは、ＳＯＣ１０の電源が投入された後、当該ソケットに対応する制御テーブル部２４０に設定されている電源遮断設定情報４２４に基づき電源遮断解除の指示を受け、リセット解除の指示をレイヤ管理部１００から受けるまでは、当該ソケットに対応するプロセッサあるいはイニシエータの電源を遮断したままにし、その指示状態になった後に、電源遮断制御を解除する。

これにより、電源電圧が供給されるものの未使用状態に設定されているプロセッサあるいはイニシエータにおいては、電源遮断あるいはクロック停止が実施される。これは、プロセッサあるいはイニシエータの消費電力の低減を意味する。

ところで、実施の形態１または実施の形態２においては、ＳＯＣ１０を有する画像処理装置、該処理装置を有する画像形成装置、該画像形成装置を含む画像形成システムを構築することができる。

図１３は、ＳＯＣ１０を有する画像処理装置を備えた画像形成装置を含む画像形成システムの構成を示している。

図１３に示すように、画像形成システム１は、コンピュータなどのクライアント装置２０と画像形成装置としてのプリンタ３０とが通信回線４０を介して接続される。

クライアント装置２０は、処理装置として機能するものであり、ＣＰＵ（Central
Processing Unit：中央演算処理装置）２１、ハードディスクなどの記憶装置２２、ＲＡＭ（Random
Access Memory：随時書き込み読み出しメモリ）などのメモリ２３および通信インタフェース（以下「通信Ｉ／Ｆ」という）２４を備えている。

記憶装置２２は、文書の生成や印刷要求を発行するアプリケーションソフトウェア、プリンタドライバ、画像データ（印刷データ）など各種のデータを記憶する。

メモリ２３は、記憶装置２２から読み出されたプログラムやデータを記憶する。

通信Ｉ／Ｆ２４は、通信回線４０を介して、プリンタ３０との間でデータの送受信を行うインタフェースである。

ＣＰＵ２１は、クライアント装置２０全体を制御するものであり、例えば、記憶装置２２からメモリ２３へプリンタドライバを読み込んで実行する。これにより、プリンタドライバは、画像データ（印刷データ）をプリンタ２０に向けて送信する。

画像形成装置として機能するプリンタ３０は、ＳＯＣ１０を有する画像処理装置５０と出力装置３５とを備えている。

画像処理装置５０は、ＳＯＣ１０に加えて、ＣＰＵ３１、ハードディスクなどの記憶装置３２、ＲＡＭなどのメモリ３３および通信Ｉ／Ｆ３４を備えている。

記憶装置３２は、印刷処理を実施するのに必要な各種のプログラムやデータを記憶している。

通信Ｉ／Ｆ３４は、通信回線４０を介して、クライアント装置２０との間でデータの送受信を行うインタフェースであり、例えば、クライアント装置２０（のプリンタドライバ）から送信された画像データ（印刷データ）を受信する。

メモリ３３は、記憶装置２２から読み出されたプログラムやデータ、通信Ｉ／Ｆ３４を介して受信された印刷情報などを記憶する。

ＣＰＵ３１は、プリンタ２０全体を制御するものであり、例えば、記憶装置３２からメモリ２３へ制御プログラムなどの所定のプログラムを読み込んで実行することにより、画像処理を実施する。この画像処理を実施するに際し、ＣＰＵ３１は、例えば、当該画像処理の少なくとも一部をＳＯＣ１０に分担させ、このＳＯＣ１０との協働により、画像処理を実施する。

出力装置３５は、画像形成処理を実施する画像形成処理部であり、受け付けた画像データに基づいて印刷処理を実行する。

この場合、画像処理の少なくとも一部の処理に対応するソフトウェア（プログラム）が連続した領域にメモリマップされるので、当該ソフトウェアが不連続の領域にメモリマップされている場合に比較して、メモリアクセス性能が向上する。これは、当該ソフトウェアが不連続の領域にメモリマップされている場合に比較して、例えばＳＯＣ１０内のプロセッサによる、メモリアクセスにより得られる画像処理用のソフトウェア（プログラム）の実行による画像処理が迅速に実行され、結果的に印刷の待ち時間が短縮することを意味する。

通信回線４０としては、ローカルエリアネットワーク（ＬＡＮ：Local
Area Network）や電話回線などの有線通信回線、無線ＬＡＮなどの無線通信回線、さらには、これらの通信回線を組み合わせたもの、などが挙げられる。

本願明細書において、ＳＯＣのレイヤ管理部およびレイヤ制御部の各機能を実現するプログラムを記録媒体としてのＲＯＭ等のメモリに記録する実施形態として説明したが、当該所定のプログラムを次のようにして提供することも可能である。

また、上記所定のプログラムを、ＤＶＤ−ＲＯＭ、ＣＤ−ＲＯＭ、ＭＯ（光磁気ディスク）、フレキシブルディスク、などのコンピュータ読み取り可能な記録媒体に格納して配布するようにしても良い。この場合、その記録媒体に記録されたプログラムをＳＯＣ内のメモリにインストールした後、このプログラムをメモリ管理部およびメモリ制御部の各機能を実現するプロセッサが実行するようにする。

本発明は、モノクロ画像やカラー画像など画像処理を実施する情報処理装置、該情報処理装置を有する画像処理装置、該画像処理装置を有する画像形成装置、該画像形成装置を有する画像形成システムに適用することができる。

実施の形態１に係るＳＯＣ（システムオンチップ）の機能構成を示すブロック図である。 実施の形態１に係るレイヤ管理情報のフォーマットの一例を示す図である。 実施の形態１に係るレイヤ管理部の詳細な構成を示す構成図である。 実施の形態１に係るレイヤ制御部の詳細な構成を示す構成図である。 実施の形態１に係るＳＯＣ（システムオンチップ）によるアドレス変換処理の処理手順を示すフローチャートである。 実施の形態１に係るアドレス変換部のアドレス変換処理の処理手順を示すフローチャートである。 実施の形態１に係るアドレス変換を説明する図である。 実施の形態１に係るアドレス変換を説明する図である。 実施の形態１に係るアドレス変換を説明する図である。 実施の形態１に係るアドレス変換を説明する図である。 実施の形態１に係るアドレス変換を説明する図である。 実施の形態１に係るアドレス変換の結果に基づくメモリマップの一例を示す図である。 実施の形態１に係るＳＯＣ（システムオンチップ）を有する画像処理装置を備えた画像形成装置を含む画像形成システムの構成を示す構成図である。

符号の説明

１ 画像形成システム
１０ ＳＯＣ（システムオンチップ）
３０ 画像形成装置（プリンタ）
５０ 画像処理装置
１００ レイヤ管理部
１１０ 不揮発性メモリ
１２０ 状態制御部
１３０ レイヤ管理情報・受信制御部
１５０ 不揮発性メモリ制御部
１７０ 送信制御部
２００ レイヤ制御部
２０１〜２０８ ソケット
２０９ ソケット制御部
２１０ レイヤ制御バス
２２０ バス側転送制御部
２３０ アドレス変換テーブル部
２４０ 制御テーブル部
２５０ Ｉ／Ｆ側転送制御部
２６０ アドレス変換部
３１０〜３３０ プロセッサ
３４０，３５０ イニシエータ
４００ レイヤ管理情報
４１０ ソケット指定情報
４２０ 制御テーブル
４３０ アドレス変換テーブル

Claims (7)

1. 固有のメモリマップに従って割り当てられる所定の情報に基づき所定の処理を実行する複数の処理手段と、
   前記複数の処理手段に対応し、該当する処理手段から出力されるアドレスについてアドレス変換する複数のインタフェース手段と、
   を有し、
   前記複数のインタフェース手段は、
   前記複数の処理手段に対応する複数の所定の情報が連続して割り当てられ前記複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、前記処理手段ごとに予め設定されるアドレス変換情報の中の、対応する処理手段にかかわるアドレス変換情報を基に、当該対応する処理手段から出力されるアドレスについてアドレス変換する、
   ことを特徴とする情報処理装置。
2. 前記複数のインタフェース手段は、
   当該インタフェース手段にかかわる前記アドレス変換情報を記憶するアドレス変換情報記憶手段と、
   前記アドレス変換情報記憶手段の記憶内容を基に、対応する処理手段から出力されるアドレスについてアドレス変換するアドレス変換手段と、
   を有することを特徴とする請求項１記載の情報処理装置。
3. 当該情報処理装置の外部に位置する装置から出力され前記複数のインタフェース手段に関してのインタフェース手段を識別する識別情報および当該インタフェース手段にかかわるアドレス変換情報を受け付ける情報受付手段と、
   前記情報受付手段が受け付けた情報を記憶する情報記憶手段と、
   前記情報記憶手段に記憶されている識別情報およびアドレス変換情報を前記複数のインタフェース手段に向けて出力するとともに、前記複数のインタフェース手段に対し前記識別情報および前記アドレス変換情報をアドレス変換情報記憶手段に記憶するように制御する制御手段と、
   を有することを特徴とする請求項２記載の情報処理装置。
4. 請求項１から請求項３記載の情報処理装置を有すること特徴とする画像処理装置。
5. 請求項４記載の画像処理装置を有することを特徴とする画像形成装置。
6. 請求項５記載の画像形成装置と該画像形成装置に向けて画像情報を出力する処理装置とが通信回線を介して接続され、前記画像形成装置は取得した画像情報に対する画像形成処理を実施する、ことを特徴とする画像形成システム。
7. 固有のメモリマップに従って割り当てられる所定の情報に基づき所定の処理を実行する複数の処理手段に対応する複数のインタフェース手段に対応して、当該インタフェース手段を識別する識別情報と当該インタフェース手段にかかわる予め設定されるアドレス変換情報とを対応付けて情報処理装置に備えられた情報記憶手段に記憶する記憶処理過程と、
   所定のタイミングに従って、前記記憶処理過程により記憶された識別情報およびアドレス変換情報を基に、当該識別情報に基づくインタフェース手段に対し当該識別情報に対応するアドレス変換情報を設定する設定処理過程と、
   前記複数の処理手段の中の所定の処理手段から出力されるアドレスを、当該所定の処理手段に対応するインタフェース手段に設定されるアドレス変換情報を基にアドレス変換するアドレス変換処理過程と、
   をコンピュータに実行させ、
   前記記憶処理過程は、
   前記複数の処理手段に対応する複数の所定の情報が連続して割り当てられ前記複数の処理手段にかかわる共通のメモリマップに対応するアドレス変換情報であって、前記処理手段ごとに予め設定されるアドレス変換情報を記憶する、
   ことを特徴とするアドレス変換処理プログラム。

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