JP2000112821A - 多重なアドレス変換機構を有する情報処理装置 - Google Patents
多重なアドレス変換機構を有する情報処理装置Info
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Abstract
(57)【要約】
【課題】 命令アーキテクチャの異なる複数のプロセッ
サが記憶制御を介して主記憶を共用する際、各アーキテ
クチャに基づくアドレス変換実現する。 【解決手段】 プロセッサａとｂは命令アーキテクチャ
の異なるプロセッサであり、主記憶210〜213の夫々には
DATプロセッサとDAT用制御記憶とソフトウェアTLBが設
けられている。例えば、プロセッサａから主記憶アクセ
ス要求があると、TLBａを索引し論理アドレスが存在し
ない時はDATａを起動し、同時にIP番号、論理アドレ
ス、アーキテクチャIDを伴うアドレス変換要求をシステ
ム制御部SCを介してDATプロセッサに転送し、DATプロセ
ッサは変換要求に対応するソフトウェアTLBを索引し、
論理アドレスが存在する時は変換結果をソフトウェアTL
Bに登録し、TLBａにも登録し、DATａの動作を停止す
る。存在しなければDAT用制御記憶内の対応するDATプロ
グラムを起動し変換結果をソフトウェアTLBに登録す
る。
サが記憶制御を介して主記憶を共用する際、各アーキテ
クチャに基づくアドレス変換実現する。 【解決手段】 プロセッサａとｂは命令アーキテクチャ
の異なるプロセッサであり、主記憶210〜213の夫々には
DATプロセッサとDAT用制御記憶とソフトウェアTLBが設
けられている。例えば、プロセッサａから主記憶アクセ
ス要求があると、TLBａを索引し論理アドレスが存在し
ない時はDATａを起動し、同時にIP番号、論理アドレ
ス、アーキテクチャIDを伴うアドレス変換要求をシステ
ム制御部SCを介してDATプロセッサに転送し、DATプロセ
ッサは変換要求に対応するソフトウェアTLBを索引し、
論理アドレスが存在する時は変換結果をソフトウェアTL
Bに登録し、TLBａにも登録し、DATａの動作を停止す
る。存在しなければDAT用制御記憶内の対応するDATプロ
グラムを起動し変換結果をソフトウェアTLBに登録す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に係
り、特に異なる命令アーキテクチャのアドレス変換を行
う多重なアドレス変換機構を有する情報処理装置に関す
る。
り、特に異なる命令アーキテクチャのアドレス変換を行
う多重なアドレス変換機構を有する情報処理装置に関す
る。
【０００２】
【従来の技術】従来の共用記憶を有する情報処理装置の
構成図を図１に示す。図１に示す様にプロセッサと、ア
ドレス変換バッファ（以下、ＴＬＢともいう）と動的ア
ドレス変換機構（以下、ＤＡＴともいう）を有するアド
レス変換機構とがプロセッサシステムを構成し、同様の
構成のプロセッサシステムを加え２台のプロセッサシス
テムが１つの共用主記憶（以下、ＭＳともいう）をアク
セスする例である。図１に示すように、プロセッサが主
記憶（以下、記憶装置又はＭＳともいう）をアクセスす
る場合、各プロセッサが同一の命令アーキテクチャで構
成されているためにプロセッサ内に持つアドレス変換機
構も同一で、異なるアドレス変換過程を通して異なる命
令アーキテクチャを持つか否かを認識する必要がなくア
クセス要求信号とアクセスアドレスを記憶制御に送出す
る事で、複数のプロセッサが記憶制御を介して主記憶を
共用していた。この従来の技術は、プロセッサが同一の
命令アーキテクチャのアドレス変換機構を持ち且つプロ
セッサの数が比較的少ない場合は有効な技術であった
が、異なる命令アーキテクチャを持つプロセッサが主記
憶を共用する場合、アドレス変換過程の仕様が異なる部
分を吸収する機能が存在しなかったので、命令アーキテ
クチャの異なる複数のプロセッサが記憶制御を介して主
記憶を共用する事は出来なかった。
構成図を図１に示す。図１に示す様にプロセッサと、ア
ドレス変換バッファ（以下、ＴＬＢともいう）と動的ア
ドレス変換機構（以下、ＤＡＴともいう）を有するアド
レス変換機構とがプロセッサシステムを構成し、同様の
構成のプロセッサシステムを加え２台のプロセッサシス
テムが１つの共用主記憶（以下、ＭＳともいう）をアク
セスする例である。図１に示すように、プロセッサが主
記憶（以下、記憶装置又はＭＳともいう）をアクセスす
る場合、各プロセッサが同一の命令アーキテクチャで構
成されているためにプロセッサ内に持つアドレス変換機
構も同一で、異なるアドレス変換過程を通して異なる命
令アーキテクチャを持つか否かを認識する必要がなくア
クセス要求信号とアクセスアドレスを記憶制御に送出す
る事で、複数のプロセッサが記憶制御を介して主記憶を
共用していた。この従来の技術は、プロセッサが同一の
命令アーキテクチャのアドレス変換機構を持ち且つプロ
セッサの数が比較的少ない場合は有効な技術であった
が、異なる命令アーキテクチャを持つプロセッサが主記
憶を共用する場合、アドレス変換過程の仕様が異なる部
分を吸収する機能が存在しなかったので、命令アーキテ
クチャの異なる複数のプロセッサが記憶制御を介して主
記憶を共用する事は出来なかった。
【０００３】
【発明が解決しようとする課題】この発明の目的は、命
令アーキテクチャの異なる複数のプロセッサが記憶制御
を介して主記憶を共用する際、異なる命令アーキテクチ
ャに基づいた効率の良いアドレス変換過程を実現するこ
とにある。
令アーキテクチャの異なる複数のプロセッサが記憶制御
を介して主記憶を共用する際、異なる命令アーキテクチ
ャに基づいた効率の良いアドレス変換過程を実現するこ
とにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、共用主記憶とアドレス変換機能を有する
情報処理装置において、プロセッサが有する第１のアド
レス変換機構に加えて、主記憶側に第２のアドレス変換
機構を備え、該第２のアドレス変換機構は、複数の命令
アーキテクチャのアドレス変換を行うための複数の命令
アーキテクチャのアドレス変換過程の実行情報を保持し
たアドレス変換制御用メモリを有し、前記プロセッサが
有する第１のアドレス変換機構の動作と連係しながら第
２のアドレス変換機構を動作させるようにしている。
め、本発明は、共用主記憶とアドレス変換機能を有する
情報処理装置において、プロセッサが有する第１のアド
レス変換機構に加えて、主記憶側に第２のアドレス変換
機構を備え、該第２のアドレス変換機構は、複数の命令
アーキテクチャのアドレス変換を行うための複数の命令
アーキテクチャのアドレス変換過程の実行情報を保持し
たアドレス変換制御用メモリを有し、前記プロセッサが
有する第１のアドレス変換機構の動作と連係しながら第
２のアドレス変換機構を動作させるようにしている。
【０００５】前記第２のアドレス変換機構は、サポート
する複数の命令アーキテクチャに見合った数のアドレス
変換バッファを複数組有し、複数の命令アーキテクチャ
のアドレス変換の結果である第２のアドレス変換対を保
持するようにしている。
する複数の命令アーキテクチャに見合った数のアドレス
変換バッファを複数組有し、複数の命令アーキテクチャ
のアドレス変換の結果である第２のアドレス変換対を保
持するようにしている。
【０００６】前記第２のアドレス変換機構は、プロセッ
サからのアドレス変換要求がない場合でも、現在プロセ
ッサが使用しているアドレス領域の近傍を先行してアド
レス変換し、その結果の第２のアドレス変換対をアドレ
ス変換バッファに事前に登録しておくようにしている。
サからのアドレス変換要求がない場合でも、現在プロセ
ッサが使用しているアドレス領域の近傍を先行してアド
レス変換し、その結果の第２のアドレス変換対をアドレ
ス変換バッファに事前に登録しておくようにしている。
【０００７】前記第２のアドレス変換機構は、プロセッ
サからのアドレス変換要求があった場合、現在プロセッ
サが要求しているアドレスが、アドレス変換バッファの
第２のアドレス変換対として事前に登録しているか否か
を調べ、登録している場合には、該第２のアドレス変換
対を取り出してプロセッサに送り、前記第１のアドレス
変換機構のアドレス変換バッファに第１のアドレス変換
対として登録し、該登録に同期して前記第１のアドレス
変換機構のアドレス変換動作を停止させるようにしてい
る。
サからのアドレス変換要求があった場合、現在プロセッ
サが要求しているアドレスが、アドレス変換バッファの
第２のアドレス変換対として事前に登録しているか否か
を調べ、登録している場合には、該第２のアドレス変換
対を取り出してプロセッサに送り、前記第１のアドレス
変換機構のアドレス変換バッファに第１のアドレス変換
対として登録し、該登録に同期して前記第１のアドレス
変換機構のアドレス変換動作を停止させるようにしてい
る。
【０００８】前記第２のアドレス変換機構と主記憶を同
一のＬＳＩチップ内に構成させるようにしている。
一のＬＳＩチップ内に構成させるようにしている。
【０００９】
【発明の実施の形態】以下本発明の多重なアドレス変換
機構を有する情報処理装置の実施の形態を図面を用いて
詳細に説明する。図２は、本発明である多重なアドレス
変換機構を有する情報処理装置の構成を示すブロック図
である。図２において、本発明に関わるプロセッサＡ２
０１は、命令アーキテクチャ（以下、プラットホームと
もいう)「Ａ」からなる中央処理装置ａ（以下、ＩＰａ
ともいう）と、ＴＬＢａ及びＤＡＴａを有するアドレス
変換機構から成る。同様に、発明に関わるプロセッサＢ
２０２は、命令アーキテクチャ「Ｂ」からなる中央処理
装置ｂ（以下、ＩＰｂともいう）と、ＴＬＢｂ及びＤＡ
Ｔｂを有するアドレス変換機構から成る。ここで、ＤＡ
Ｔａ、ＤＡＴｂはハードウェアアドレス変換を行う動的
アドレス変換機構である。システム制御部（以下、ＳＣ
ともいう)２０３は、プラットホーム「Ａ」で動作する
プロセッサＡ２０１から発行される主記憶アクセス要求
を主記憶（以下、ＭＳともいう）群に伝達すると共にプ
ラットホーム「Ｂ」で動作するプロセッサＢ２０２から
発行される主記憶アクセス要求を主記憶（以下、ＭＳと
もいう）群に伝達する主記憶アクセスの制御を行う装置
である。従って、ＳＣには、ＳＣとプロセッサ間の信号
のやり取りをする際にプロセッサ側のプラットホームの
インタフェースの違いを認識した上で変換し吸収するイ
ンタフェースアダプタが定義されている。主記憶２１０
から主記憶２１３は、主記憶群である。主記憶２１０か
ら主記憶２１３のＳＣとの接続部には、それぞれの主記
憶毎に第２の動的アドレス変換機構と第２のアドレス変
換バッファと主記憶の３つの部分から構成される。第２
の動的アドレス変換機構と第２のアドレス変換バッファ
は第２のアドレス変換機構を構成する。ここで、第２の
動的アドレス変換機構はソフトウェアアドレス変換を行
うものである。つまり、ＭＳ２１０を例にとってみると
ＭＳ２１０は、ＤＡＴ２２０、ＴＬＢ２２１及びＭＳ０
２４０から成る。他の主記憶も同じ構成を持ちそれぞれ
がＳＣ２０３に接続されている。
機構を有する情報処理装置の実施の形態を図面を用いて
詳細に説明する。図２は、本発明である多重なアドレス
変換機構を有する情報処理装置の構成を示すブロック図
である。図２において、本発明に関わるプロセッサＡ２
０１は、命令アーキテクチャ（以下、プラットホームと
もいう)「Ａ」からなる中央処理装置ａ（以下、ＩＰａ
ともいう）と、ＴＬＢａ及びＤＡＴａを有するアドレス
変換機構から成る。同様に、発明に関わるプロセッサＢ
２０２は、命令アーキテクチャ「Ｂ」からなる中央処理
装置ｂ（以下、ＩＰｂともいう）と、ＴＬＢｂ及びＤＡ
Ｔｂを有するアドレス変換機構から成る。ここで、ＤＡ
Ｔａ、ＤＡＴｂはハードウェアアドレス変換を行う動的
アドレス変換機構である。システム制御部（以下、ＳＣ
ともいう)２０３は、プラットホーム「Ａ」で動作する
プロセッサＡ２０１から発行される主記憶アクセス要求
を主記憶（以下、ＭＳともいう）群に伝達すると共にプ
ラットホーム「Ｂ」で動作するプロセッサＢ２０２から
発行される主記憶アクセス要求を主記憶（以下、ＭＳと
もいう）群に伝達する主記憶アクセスの制御を行う装置
である。従って、ＳＣには、ＳＣとプロセッサ間の信号
のやり取りをする際にプロセッサ側のプラットホームの
インタフェースの違いを認識した上で変換し吸収するイ
ンタフェースアダプタが定義されている。主記憶２１０
から主記憶２１３は、主記憶群である。主記憶２１０か
ら主記憶２１３のＳＣとの接続部には、それぞれの主記
憶毎に第２の動的アドレス変換機構と第２のアドレス変
換バッファと主記憶の３つの部分から構成される。第２
の動的アドレス変換機構と第２のアドレス変換バッファ
は第２のアドレス変換機構を構成する。ここで、第２の
動的アドレス変換機構はソフトウェアアドレス変換を行
うものである。つまり、ＭＳ２１０を例にとってみると
ＭＳ２１０は、ＤＡＴ２２０、ＴＬＢ２２１及びＭＳ０
２４０から成る。他の主記憶も同じ構成を持ちそれぞれ
がＳＣ２０３に接続されている。
【００１０】次に、図３を用いて第２のアドレス変換機
構の構成を説明する。図３は、本発明を構成するＭＳ２
１０から２１３で構成されるＭＳのうちＭＳ２１０を例
として示したブロック図である。ＭＳ２１１からＭＳ２
１３もＭＳ２１０と同様の構成を持つ。図３において、
ＤＡＴ用プロセッサ３１０は、ＤＡＴ用制御プログラム
群を格納するＤＡＴ用制御記憶３２０の指示に従ってア
ドレス変換を実行するプロセッサである。このプロセッ
サは信号線３５１を介してＳＣ２０３に接続されてお
り、信号線３５６を介して主記憶３４０に、信号線３５
３を介してＤＡＴ用制御記憶３２０に、及び信号線３５
４を介して第２のアドレス変換バッファ(以下、ソフト
ウェアＴＬＢともいう）３３０に接続されている。信号
線３５２はＳＣから主記憶３４０にアクセスするための
信号線である。又、ＤＡＴ用制御記憶３２０、はＤＡＴ
用プロセッサの動作を制御する制御プログラムを格納し
ておく記憶ユニットであり、制御記憶は１つ以上のプラ
ットホ−ムに対応した１つ以上の制御プログラムを格納
する。このＤＡＴ用制御記憶３２０は、信号線３５３を
介してＤＡＴ用プロセッサ３１０に接続されている。ソ
フトウェアＴＬＢ３３０は、設置されているプラットホ
−ムに対応した数だけのアドレス変換の結果であるアド
レス変換対を保持している記憶装置である。ソフトウェ
アＴＬＢ３３０は、信号線３５４と信号線３５５を介し
てそれぞれＤＡＴ用プロセッサ３１０とＭＳ３４０に接
続されている。ＭＳ３４０は、プロセッサが主記憶とし
て扱う記憶装置である。ＭＳ３４０は、信号線３５２を
介してＳＣ２０３に、信号線３５６を介してＤＡＴ用プ
ロセッサ３１０に、及び信号線３５５を介してソフトウ
ェアＴＬＢ３３０に接続されている。
構の構成を説明する。図３は、本発明を構成するＭＳ２
１０から２１３で構成されるＭＳのうちＭＳ２１０を例
として示したブロック図である。ＭＳ２１１からＭＳ２
１３もＭＳ２１０と同様の構成を持つ。図３において、
ＤＡＴ用プロセッサ３１０は、ＤＡＴ用制御プログラム
群を格納するＤＡＴ用制御記憶３２０の指示に従ってア
ドレス変換を実行するプロセッサである。このプロセッ
サは信号線３５１を介してＳＣ２０３に接続されてお
り、信号線３５６を介して主記憶３４０に、信号線３５
３を介してＤＡＴ用制御記憶３２０に、及び信号線３５
４を介して第２のアドレス変換バッファ(以下、ソフト
ウェアＴＬＢともいう）３３０に接続されている。信号
線３５２はＳＣから主記憶３４０にアクセスするための
信号線である。又、ＤＡＴ用制御記憶３２０、はＤＡＴ
用プロセッサの動作を制御する制御プログラムを格納し
ておく記憶ユニットであり、制御記憶は１つ以上のプラ
ットホ−ムに対応した１つ以上の制御プログラムを格納
する。このＤＡＴ用制御記憶３２０は、信号線３５３を
介してＤＡＴ用プロセッサ３１０に接続されている。ソ
フトウェアＴＬＢ３３０は、設置されているプラットホ
−ムに対応した数だけのアドレス変換の結果であるアド
レス変換対を保持している記憶装置である。ソフトウェ
アＴＬＢ３３０は、信号線３５４と信号線３５５を介し
てそれぞれＤＡＴ用プロセッサ３１０とＭＳ３４０に接
続されている。ＭＳ３４０は、プロセッサが主記憶とし
て扱う記憶装置である。ＭＳ３４０は、信号線３５２を
介してＳＣ２０３に、信号線３５６を介してＤＡＴ用プ
ロセッサ３１０に、及び信号線３５５を介してソフトウ
ェアＴＬＢ３３０に接続されている。
【００１１】次に、複数のプラットホームに基づいて第
２のＤＡＴを行う際のＤＡＴ用プロセッサと制御プログ
ラムの格納の実態及びソフトウェアＴＬＢの実態を説明
する。図４は、ＤＡＴ用プロセッサと制御プログラム格
納域びソフトウェアＴＬＢの実態を示す図である。図４
において、ＤＡＴ用プロセッサ４１０は、信号線４５１
を介してＳＣから変換すべき論理アドレス受け取り、
又、信号線４５２を介してＳＣからアドレス変換要求を
出したＩＰのＩＤ（ＩＰ番号）とプラットホームＩＤ
（命令アーキテクチャのＩＤ）を受け取る。ＤＡＴ用プ
ロセッサの動作を制御する制御プログラム格納域４２０
は、変換すべきプラットホームＩＤの種類に見合う数の
制御プログラム格納域、即ちＤＡＴプログラム０からＤ
ＡＴプログラムｎ迄の異なるプラットホームのアドレス
変換処理手順が格納され図４に示す如くに区分されてい
る。図４においてソフトウェアＴＬＢ格納域は、変換す
べきプラットホームＩＤのタイプとＩＰ番号に見合う数
のＴＬＢ格納域、即ちＴＬＢ０からＴＬＢｎ迄の異なる
プラットホーム毎のアドレス変換対に図４に示す如くに
区分されている。
２のＤＡＴを行う際のＤＡＴ用プロセッサと制御プログ
ラムの格納の実態及びソフトウェアＴＬＢの実態を説明
する。図４は、ＤＡＴ用プロセッサと制御プログラム格
納域びソフトウェアＴＬＢの実態を示す図である。図４
において、ＤＡＴ用プロセッサ４１０は、信号線４５１
を介してＳＣから変換すべき論理アドレス受け取り、
又、信号線４５２を介してＳＣからアドレス変換要求を
出したＩＰのＩＤ（ＩＰ番号）とプラットホームＩＤ
（命令アーキテクチャのＩＤ）を受け取る。ＤＡＴ用プ
ロセッサの動作を制御する制御プログラム格納域４２０
は、変換すべきプラットホームＩＤの種類に見合う数の
制御プログラム格納域、即ちＤＡＴプログラム０からＤ
ＡＴプログラムｎ迄の異なるプラットホームのアドレス
変換処理手順が格納され図４に示す如くに区分されてい
る。図４においてソフトウェアＴＬＢ格納域は、変換す
べきプラットホームＩＤのタイプとＩＰ番号に見合う数
のＴＬＢ格納域、即ちＴＬＢ０からＴＬＢｎ迄の異なる
プラットホーム毎のアドレス変換対に図４に示す如くに
区分されている。
【００１２】次に主記憶アクセスに伴う動作を図５と図
２〜図４を用いて説明する。図５は主記憶アクセス処理
のフローチャートを示す。 ステップ５１０：構成内のあるプロセッサから主記憶ア
クセスの要求が出される。 ステップ５２０：前記構成内のあるプロセッサが自プロ
セッサ内のＴＬＢを索引する第１のアドレス変換を行
う。 ステップ５３０：前記第１のアドレス変換の結果、前記
主記憶アクセスの要求が出された際に指定された論理ア
ドレスが前記自プロセッサ内のＴＬＢに存在する場合、
ステップ５４０に行く。前記自プロセッサ内のＴＬＢに
存在しない場合、ステップ５５０に行く。 ステップ５４０：このステップは、前記主記憶アクセス
の要求が出された際に指定された論理アドレスが前記自
プロセッサ内のＴＬＢに存在する場合に実行され、ＴＬ
Ｂの索引で得られた実アドレスを用いて前記プロセッサ
が自プロセッサ内のキャッシュ記憶やＭＳにデータアク
セス要求を出す。この時点でアドレス変換過程が終了す
る。 ステップ５５０：このステップは、前記主記憶アクセス
の要求が出された際に指定された論理アドレスが前記自
プロセッサ内のＴＬＢに存在しない場合に実行され、プ
ロセッサに内蔵されている第１のＤＡＴ動作を起動す
る。
２〜図４を用いて説明する。図５は主記憶アクセス処理
のフローチャートを示す。 ステップ５１０：構成内のあるプロセッサから主記憶ア
クセスの要求が出される。 ステップ５２０：前記構成内のあるプロセッサが自プロ
セッサ内のＴＬＢを索引する第１のアドレス変換を行
う。 ステップ５３０：前記第１のアドレス変換の結果、前記
主記憶アクセスの要求が出された際に指定された論理ア
ドレスが前記自プロセッサ内のＴＬＢに存在する場合、
ステップ５４０に行く。前記自プロセッサ内のＴＬＢに
存在しない場合、ステップ５５０に行く。 ステップ５４０：このステップは、前記主記憶アクセス
の要求が出された際に指定された論理アドレスが前記自
プロセッサ内のＴＬＢに存在する場合に実行され、ＴＬ
Ｂの索引で得られた実アドレスを用いて前記プロセッサ
が自プロセッサ内のキャッシュ記憶やＭＳにデータアク
セス要求を出す。この時点でアドレス変換過程が終了す
る。 ステップ５５０：このステップは、前記主記憶アクセス
の要求が出された際に指定された論理アドレスが前記自
プロセッサ内のＴＬＢに存在しない場合に実行され、プ
ロセッサに内蔵されている第１のＤＡＴ動作を起動す
る。
【００１３】ステップ５６０：前記第１のＤＡＴ動作の
起動と同期してプロセッサは、論理アドレスと変換すべ
きプラットホームＩＤとＩＰ番号をＳＣを介してＤＡＴ
用プロセッサ３１０に送付する。 ステップ５７０：ＤＡＴ用プロセッサ３１０は、ＳＣか
ら送付されたプラットホームＩＤとＩＰ番号を用いて索
引すべきソフトウェアＴＬＢを特定し、要求された論理
アドレスに対応したＴＬＢエントリを索引する。 ステップ５８０：前記第２のアドレス変換の結果、前記
主記憶アクセスの要求が出された際に指定された論理ア
ドレスが前記ソフトウェアＴＬＢに存在する場合、ステ
ップ６３０に行く。前記ソフトウェアＴＬＢに存在しな
い場合、ステップ６００に行く。
起動と同期してプロセッサは、論理アドレスと変換すべ
きプラットホームＩＤとＩＰ番号をＳＣを介してＤＡＴ
用プロセッサ３１０に送付する。 ステップ５７０：ＤＡＴ用プロセッサ３１０は、ＳＣか
ら送付されたプラットホームＩＤとＩＰ番号を用いて索
引すべきソフトウェアＴＬＢを特定し、要求された論理
アドレスに対応したＴＬＢエントリを索引する。 ステップ５８０：前記第２のアドレス変換の結果、前記
主記憶アクセスの要求が出された際に指定された論理ア
ドレスが前記ソフトウェアＴＬＢに存在する場合、ステ
ップ６３０に行く。前記ソフトウェアＴＬＢに存在しな
い場合、ステップ６００に行く。
【００１４】ステップ６００：本ステップは、ステップ
５８０でのソフトウェアＴＬＢを用いた第２のアドレス
変換の結果、前記論理アドレスが前記ソフトウェアＴＬ
Ｂに存在しない場合にアドレス変換テーブルを用いた前
記第２のアドレス変換である第２のＤＡＴ動作を起動す
る。 ステップ６１０：ＤＡＴ用プロセッサ３１０は、ＳＣか
ら受け取った変換すべき論理アドレスとＩＰ番号及びプ
ラットホームＩＤを用いてＤＡＴ用プロセッサの動作を
制御する制御プログラムの１つを選択し、該制御プログ
ラムの制御によってアドレス変換テーブルを用いたアド
レス変換を行う。アドレス変換を終了するとステップ６
２０に行く。 ステップ６２０：ＤＡＴ用プロセッサ３１０は、アドレ
ス変換テーブルを用いたアドレス変換の結果の実アドレ
スを、ＳＣから受け取ったＩＰ番号及びプラットホーム
ＩＤを用いて前記ソフトウェアＴＬＢ群の中から１つの
ソフトウェアＴＬＢを選択して、前記ソフトウェアＴＬ
Ｂにアドレス変換の結果の実アドレスを書き込むことで
新しいソフトウェアＴＬＢエントリを作成する。その
後、ステップ６３０に行く。 ステップ６３０：前記までのアドレス変換プロセスによ
って得られたソフトウェアＴＬＢエントリの内容を要求
元の第１のアドレス変換の結果を保持しているＴＬＢに
登録する。同時にアドレス変換の結果で得られた実アド
レスを用いて主記憶アクセスを行う。また、ステップ５
５０で起動された第１のＤＡＴの動作を停止する。
５８０でのソフトウェアＴＬＢを用いた第２のアドレス
変換の結果、前記論理アドレスが前記ソフトウェアＴＬ
Ｂに存在しない場合にアドレス変換テーブルを用いた前
記第２のアドレス変換である第２のＤＡＴ動作を起動す
る。 ステップ６１０：ＤＡＴ用プロセッサ３１０は、ＳＣか
ら受け取った変換すべき論理アドレスとＩＰ番号及びプ
ラットホームＩＤを用いてＤＡＴ用プロセッサの動作を
制御する制御プログラムの１つを選択し、該制御プログ
ラムの制御によってアドレス変換テーブルを用いたアド
レス変換を行う。アドレス変換を終了するとステップ６
２０に行く。 ステップ６２０：ＤＡＴ用プロセッサ３１０は、アドレ
ス変換テーブルを用いたアドレス変換の結果の実アドレ
スを、ＳＣから受け取ったＩＰ番号及びプラットホーム
ＩＤを用いて前記ソフトウェアＴＬＢ群の中から１つの
ソフトウェアＴＬＢを選択して、前記ソフトウェアＴＬ
Ｂにアドレス変換の結果の実アドレスを書き込むことで
新しいソフトウェアＴＬＢエントリを作成する。その
後、ステップ６３０に行く。 ステップ６３０：前記までのアドレス変換プロセスによ
って得られたソフトウェアＴＬＢエントリの内容を要求
元の第１のアドレス変換の結果を保持しているＴＬＢに
登録する。同時にアドレス変換の結果で得られた実アド
レスを用いて主記憶アクセスを行う。また、ステップ５
５０で起動された第１のＤＡＴの動作を停止する。
【００１５】以上のステップ５３０からステップ６３０
に行く過程では、ソフトウェアＴＬＢを索引するだけで
要求の出された論理アドレスから実アドレスへの変換処
理が迅速に行えることで、即ちアドレス変換テーブルの
索引無しでアドレス変換過程を終了することが出来、ア
ドレス変換の性能を向上させることが出来る。
に行く過程では、ソフトウェアＴＬＢを索引するだけで
要求の出された論理アドレスから実アドレスへの変換処
理が迅速に行えることで、即ちアドレス変換テーブルの
索引無しでアドレス変換過程を終了することが出来、ア
ドレス変換の性能を向上させることが出来る。
【００１６】更に、ＤＡＴ用プロセッサ３１０の制御の
もとに、ＳＣを経由したアドレス変換要求の処理を行っ
た後、以後のＳＣを経由したアドレス変換要求がない場
合でも、ＤＡＴ用プロセッサ３１０はアドレス変換要求
時の論理アドレスに基づき今後使われるであろう論理ア
ドレスを事前に生成し、事前にステップ６００からステ
ップ６２０迄の処理を行い、求まった実アドレスから所
定のソフトウェアＴＬＢエントリを生成し、この内容を
要求元プロセッサに対応するソフトウェアＴＬＢエント
リに登録して先行アドレス変換をしておくことで、実際
にプロセッサが前記論理アドレスを用いて主記憶アクセ
スを行う際に、その時点ではアドレス変換テーブルの索
引無しでアドレス変換過程を高速に終了することが出
来、アドレス変換の性能を向上させることが可能とな
る。
もとに、ＳＣを経由したアドレス変換要求の処理を行っ
た後、以後のＳＣを経由したアドレス変換要求がない場
合でも、ＤＡＴ用プロセッサ３１０はアドレス変換要求
時の論理アドレスに基づき今後使われるであろう論理ア
ドレスを事前に生成し、事前にステップ６００からステ
ップ６２０迄の処理を行い、求まった実アドレスから所
定のソフトウェアＴＬＢエントリを生成し、この内容を
要求元プロセッサに対応するソフトウェアＴＬＢエント
リに登録して先行アドレス変換をしておくことで、実際
にプロセッサが前記論理アドレスを用いて主記憶アクセ
スを行う際に、その時点ではアドレス変換テーブルの索
引無しでアドレス変換過程を高速に終了することが出
来、アドレス変換の性能を向上させることが可能とな
る。
【００１７】
【発明の効果】本発明によれば、プロセッサが有する第
１のアドレス変換機構に加えて、主記憶の近くに第２の
アドレス変換機構を持ちプロセッサが有する第１のアド
レス変換機構の動作と連係しながら第２のアドレス変換
機構を並行して動作させることで、従来の方法に対し、
アドレス変換の性能を向上させことが可能となる情報処
理装置を提供できる。更に、異なった命令アーキテクチ
ャを持つプロセッサが共用主記憶を使用する従来の方法
に対し、アドレス変換の性能を向上させことが可能とな
る情報処理装置を提供できる。
１のアドレス変換機構に加えて、主記憶の近くに第２の
アドレス変換機構を持ちプロセッサが有する第１のアド
レス変換機構の動作と連係しながら第２のアドレス変換
機構を並行して動作させることで、従来の方法に対し、
アドレス変換の性能を向上させことが可能となる情報処
理装置を提供できる。更に、異なった命令アーキテクチ
ャを持つプロセッサが共用主記憶を使用する従来の方法
に対し、アドレス変換の性能を向上させことが可能とな
る情報処理装置を提供できる。
【図１】従来の共用記憶を有するプロセッサとＴＬＢと
ＤＡＴを備えるプロセッサシステムの構成の例を示した
システム構成図を示す。
ＤＡＴを備えるプロセッサシステムの構成の例を示した
システム構成図を示す。
【図２】本発明のシステム構成例であり、多重なアドレ
ス変換機構を有する情報処理装置の構成を示すブロック
図である。
ス変換機構を有する情報処理装置の構成を示すブロック
図である。
【図３】本発明における複数のＭＳで構成されるＭＳの
うち、１つのＭＳ内部を例示したブロック図である。
うち、１つのＭＳ内部を例示したブロック図である。
【図４】本発明に於けるＤＡＴ用プロセッサと制御プロ
グラム格納域びソフトウェアＴＬＢの構成をさらに詳細
に示す図である。
グラム格納域びソフトウェアＴＬＢの構成をさらに詳細
に示す図である。
【図５】本発明におけるアドレス変換処理のフローチャ
ートを示す図である。
ートを示す図である。
２０１，２０２ プロセッサ ２０３ システム制御部 ２１０,２１１，２１２，２１３ 主記憶 ３１０ ＤＡＴ用プロセッサ ３２０ ＤＡＴ用制御記憶 ３３０ ソフトウェアＴＬＢ群 ３４０ 主記憶（ＭＳ）
Claims (5)
- 【請求項１】 共用主記憶とアドレス変換機能を有する
情報処理装置において、 プロセッサが有する第１のアドレス変換機構に加えて、
主記憶側に第２のアドレス変換機構を備え、該第２のア
ドレス変換機構は、複数の命令アーキテクチャのアドレ
ス変換を行うための複数の命令アーキテクチャのアドレ
ス変換過程の実行情報を保持したアドレス変換制御用メ
モリを有し、 前記プロセッサが有する第１のアドレス変換機構の動作
と連係しながら第２のアドレス変換機構を動作させるこ
とを特徴とする多重なアドレス変換機構を有する情報処
理装置。 - 【請求項２】 請求項１記載の多重なアドレス変換機構
を有する情報処理装置において、 前記第２のアドレス変換機構は、サポートする複数の命
令アーキテクチャに見合った数のアドレス変換バッファ
を複数組有し、複数の命令アーキテクチャのアドレス変
換の結果である第２のアドレス変換対を保持することを
特徴とする多重なアドレス変換機構を有する情報処理装
置。 - 【請求項３】 請求項１記載の多重なアドレス変換機構
を有する情報処理装置において、 前記第２のアドレス変換機構は、プロセッサからのアド
レス変換要求がない場合でも、現在プロセッサが使用し
ているアドレス領域の近傍を先行してアドレス変換し、
その結果の第２のアドレス変換対をアドレス変換バッフ
ァに事前に登録しておくことを特徴とする多重なアドレ
ス変換機構を有する情報処理装置。 - 【請求項４】 請求項１記載の多重なアドレス変換機構
を有する情報処理装置において、 前記第２のアドレス変換機構は、プロセッサからのアド
レス変換要求があった場合、現在プロセッサが要求して
いるアドレスが、アドレス変換バッファの第２のアドレ
ス変換対として事前に登録しているか否かを調べ、登録
している場合には、該第２のアドレス変換対を取り出し
てプロセッサに送り、前記第１のアドレス変換機構のア
ドレス変換バッファに第１のアドレス変換対として登録
し、該登録に同期して前記第１のアドレス変換機構のア
ドレス変換動作を停止させることを特徴とする多重なア
ドレス変換機構を有する情報処理装置。 - 【請求項５】 請求項１記載の多重なアドレス変換機構
を有する情報処理装置において、 前記第２のアドレス変換機構と主記憶を同一のＬＳＩチ
ップ内に構成させたことを特徴とする多重なアドレス変
換機構を有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300423A JP2000112821A (ja) | 1998-10-07 | 1998-10-07 | 多重なアドレス変換機構を有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300423A JP2000112821A (ja) | 1998-10-07 | 1998-10-07 | 多重なアドレス変換機構を有する情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000112821A true JP2000112821A (ja) | 2000-04-21 |
Family
ID=17884633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10300423A Pending JP2000112821A (ja) | 1998-10-07 | 1998-10-07 | 多重なアドレス変換機構を有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000112821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| JP2008217591A (ja) * | 2007-03-06 | 2008-09-18 | Fuji Xerox Co Ltd | 情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラム |
-
1998
- 1998-10-07 JP JP10300423A patent/JP2000112821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052369A1 (ja) | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置，情報処理装置，及び演算処理装置のメモリアクセス方法 |
| US7797494B2 (en) | 2005-10-31 | 2010-09-14 | Fujitsu Limited | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor |
| JP2008217591A (ja) * | 2007-03-06 | 2008-09-18 | Fuji Xerox Co Ltd | 情報処理装置、画像処理装置、画像形成装置、画像形成システム、アドレス変換処理プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
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