JPH0512126A - 仮想計算機のアドレス変換装置及びアドレス変換方法 - Google Patents
仮想計算機のアドレス変換装置及びアドレス変換方法Info
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- JPH0512126A JPH0512126A JP3165357A JP16535791A JPH0512126A JP H0512126 A JPH0512126 A JP H0512126A JP 3165357 A JP3165357 A JP 3165357A JP 16535791 A JP16535791 A JP 16535791A JP H0512126 A JPH0512126 A JP H0512126A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Abstract
(57)【要約】
【目的】ＴＬＢの使用効率を向上させ、仮想計算機の性
能低下を抑える。 【構成】ＭＰフィールド設定回路６は、プリフィクス変
換回路５−１によって求められた絶対アドレスと仮想プ
ロセッサプリフィクスレジスタ４−１，４−２の内容と
を比較する。比較結果により、アドレス変換バッファ
（ＴＬＢ）７のＭＰフィールドに、仮想プロセッサ間で
共通な領域に対するエントリであるか否かを示す値を格
納する。ＴＬＢ７のＭＰフィールドとマルチプロセッサ
レジスタ２の内容、及びＴＬＢ７のＶＰフィールドと仮
想プロセッサレジスタ３の内容は比較器８及び９で比較
される。比較器８の比較結果が一致、あるいは比較器８
の比較結果が不一致で比較器９の比較結果が一致の時、
ＴＬＢ７のＡＡフィールドを絶対アドレスレジスタ１２
に入力する。
能低下を抑える。 【構成】ＭＰフィールド設定回路６は、プリフィクス変
換回路５−１によって求められた絶対アドレスと仮想プ
ロセッサプリフィクスレジスタ４−１，４−２の内容と
を比較する。比較結果により、アドレス変換バッファ
（ＴＬＢ）７のＭＰフィールドに、仮想プロセッサ間で
共通な領域に対するエントリであるか否かを示す値を格
納する。ＴＬＢ７のＭＰフィールドとマルチプロセッサ
レジスタ２の内容、及びＴＬＢ７のＶＰフィールドと仮
想プロセッサレジスタ３の内容は比較器８及び９で比較
される。比較器８の比較結果が一致、あるいは比較器８
の比較結果が不一致で比較器９の比較結果が一致の時、
ＴＬＢ７のＡＡフィールドを絶対アドレスレジスタ１２
に入力する。
Description
【０００１】
【産業上の利用分野】本発明は、仮想計算機のアドレス
変換装置及びアドレス変換方法に関し、特に仮想計算機
が複数台の仮想プロセッサからなるマルチプロセッサ構
成の場合に有用な仮想計算機のアドレス変換装置及びア
ドレス変換方法に関する。
変換装置及びアドレス変換方法に関し、特に仮想計算機
が複数台の仮想プロセッサからなるマルチプロセッサ構
成の場合に有用な仮想計算機のアドレス変換装置及びア
ドレス変換方法に関する。
【０００２】
【従来技術】アドレス変換機能は、プログラムの動的再
配置を容易に、効率良く実現するための機能であり、仮
想記憶をサポートするオペレーティングシステムと一体
となって、効率的に論理アドレスを実アドレスに変換す
る機能である。動的再配置とは、実行しようとするプロ
グラム容量が、実際に設置されている主記憶容量より大
きい場合などに用いられる手法である。アドレス変換は
プログラムにより与えられるアドレスを論理アドレスと
して扱うときにおこなわれる。アドレス変換において
は、記憶装置を参照する際の論理アドレスが、実際に設
置されている記憶装置（実記憶装置）の位置を指定する
実アドレスに変換される。
配置を容易に、効率良く実現するための機能であり、仮
想記憶をサポートするオペレーティングシステムと一体
となって、効率的に論理アドレスを実アドレスに変換す
る機能である。動的再配置とは、実行しようとするプロ
グラム容量が、実際に設置されている主記憶容量より大
きい場合などに用いられる手法である。アドレス変換は
プログラムにより与えられるアドレスを論理アドレスと
して扱うときにおこなわれる。アドレス変換において
は、記憶装置を参照する際の論理アドレスが、実際に設
置されている記憶装置（実記憶装置）の位置を指定する
実アドレスに変換される。
【０００３】マルチプロセッサ・システムでは、複数台
のプロセッサが、同一の主記憶装置を共有し、１つのオ
ペレーティングシステムの管理下で相互に情報の交換を
行う。このように、マルチプロセッサ・システムでは１
つの主記憶装置を共有するため、主記憶装置内のプリフ
ィクス領域を互いに異なったエリアに設ける必要があ
る。プリフィクス領域とは各プロセッサ固有の情報（入
出力制御を行うためのチャネル状態語，チャネルアドレ
ス語，割り込み制御を行うための新ＰＳＷ，旧ＰＳＷ
等）を格納しておく領域である。このため、プロセッサ
内にプリフィクス・レジスタを設け、図２に示すよう
に、プログラムから発行された論理アドレスは、アドレ
ス変換により実アドレスに変換され、その実アドレス
は、プリフィクス変換で実際の主記憶参照アドレス（絶
対アドレス）に変換される。プリフィクス変換には次の
３通りの変換がある。
のプロセッサが、同一の主記憶装置を共有し、１つのオ
ペレーティングシステムの管理下で相互に情報の交換を
行う。このように、マルチプロセッサ・システムでは１
つの主記憶装置を共有するため、主記憶装置内のプリフ
ィクス領域を互いに異なったエリアに設ける必要があ
る。プリフィクス領域とは各プロセッサ固有の情報（入
出力制御を行うためのチャネル状態語，チャネルアドレ
ス語，割り込み制御を行うための新ＰＳＷ，旧ＰＳＷ
等）を格納しておく領域である。このため、プロセッサ
内にプリフィクス・レジスタを設け、図２に示すよう
に、プログラムから発行された論理アドレスは、アドレ
ス変換により実アドレスに変換され、その実アドレス
は、プリフィクス変換で実際の主記憶参照アドレス（絶
対アドレス）に変換される。プリフィクス変換には次の
３通りの変換がある。
【０００４】（１）実アドレスが０ページを参照するも
のであれば、プリフィクスレジスタの内容が示すページ
が絶対アドレスとなる。
のであれば、プリフィクスレジスタの内容が示すページ
が絶対アドレスとなる。
【０００５】（２）プリフィクスレジスタの内容と実ア
ドレスが参照するページが等しいとき、０ページを参照
するアドレスが絶対アドレスとなる。
ドレスが参照するページが等しいとき、０ページを参照
するアドレスが絶対アドレスとなる。
【０００６】（３）実アドレスが０ページを参照するも
のでもなく、プリフィクスレジスタの内容と等しくない
とき、実アドレスが絶対アドレスとなる。
のでもなく、プリフィクスレジスタの内容と等しくない
とき、実アドレスが絶対アドレスとなる。
【０００７】例えば、２台のプロセッサによるマルチプ
ロセッサ・システムでプロセッサ（０）のプリフィクス
・レジスタの値が“０”、プロセッサ（１）のプリフィ
クス・レジスタの値が“α”の場合、図３に示すよう
に、プロセッサ（０）では実アドレス０番地は絶対アド
レス０番地に、実アドレスα番地は絶対アドレスα番地
に変換され、プロセッサ（１）では実アドレス０番地は
絶対アドレスα番地に、実アドレスα番地は絶対アドレ
ス０番地に変換される。
ロセッサ・システムでプロセッサ（０）のプリフィクス
・レジスタの値が“０”、プロセッサ（１）のプリフィ
クス・レジスタの値が“α”の場合、図３に示すよう
に、プロセッサ（０）では実アドレス０番地は絶対アド
レス０番地に、実アドレスα番地は絶対アドレスα番地
に変換され、プロセッサ（１）では実アドレス０番地は
絶対アドレスα番地に、実アドレスα番地は絶対アドレ
ス０番地に変換される。
【０００８】通常、ＴＬＢには、論理アドレスに対応し
た絶対アドレスが登録され、アドレス変換の高速化が図
られている。マルチプロセッサ・システムの場合、ＴＬ
Ｂは各プロセッサに存在しているので、自プロセッサの
プリフィクス・レジスタを使用したプリフィクス変換の
結果がＴＬＢに登録される。
た絶対アドレスが登録され、アドレス変換の高速化が図
られている。マルチプロセッサ・システムの場合、ＴＬ
Ｂは各プロセッサに存在しているので、自プロセッサの
プリフィクス・レジスタを使用したプリフィクス変換の
結果がＴＬＢに登録される。
【０００９】仮想計算機システムとは、１台の実計算機
の資源（処理装置，実記憶装置，チャネルおよび入出力
装置等）のもとであたかも複数の計算機が存在するかの
如く制御するシステムである。仮想計算機システムで
は、主記憶装置や入出力装置は勿論、処理装置を含むす
べての資源をオペレーティングシステム間で共有するこ
とができるように、多数のオペレーティングシステムが
１台の実計算機上で見掛け上同時に走行できるようにす
る。ここで、仮想計算機がマルチプロセッサ・システム
の場合、実計算機におけるマルチプロセッサ・システム
のシステム全体が仮想計算機に相当し、実計算機の各プ
ロセッサに対応するものが仮想計算機の仮想プロセッサ
に相当する。マルチプロセッサ・システムの場合、実計
算機のプロセッサにはＴＬＢは１つしか存在しないの
で、各仮想プロセッサ毎のＴＬＢエントリを区別する必
要がある。
の資源（処理装置，実記憶装置，チャネルおよび入出力
装置等）のもとであたかも複数の計算機が存在するかの
如く制御するシステムである。仮想計算機システムで
は、主記憶装置や入出力装置は勿論、処理装置を含むす
べての資源をオペレーティングシステム間で共有するこ
とができるように、多数のオペレーティングシステムが
１台の実計算機上で見掛け上同時に走行できるようにす
る。ここで、仮想計算機がマルチプロセッサ・システム
の場合、実計算機におけるマルチプロセッサ・システム
のシステム全体が仮想計算機に相当し、実計算機の各プ
ロセッサに対応するものが仮想計算機の仮想プロセッサ
に相当する。マルチプロセッサ・システムの場合、実計
算機のプロセッサにはＴＬＢは１つしか存在しないの
で、各仮想プロセッサ毎のＴＬＢエントリを区別する必
要がある。
【００１０】従来、アイ・ビイ・エム システム／３７
０，エクステンデッド アーキテクチャ，インタプリテ
ィブ エクセキューション，エス エー ２２−７０９
５−１，第２頁及び第１８頁から第１９頁（ＩＢＭ Sys
tem／３７０，ExtendedArchitecture，Interpretive Ex
ecution，ＳＡ２２−７０９５−１，ＰＰ２，ＰＰ１８
−１９）に記載のように、ゲスト（仮想計算機）は主記
憶を共有したマルチプロセッサ・システムを実現するこ
とができる。各々のゲストＣＰＵ（仮想プロセッサ）
は、独立したステート・ディスクリプション(state des
cription)によって定義される。ゲストタイプＴＬＢエ
ントリは、ゲストの環境情報によって異なるエントリが
作られる。ゲストの環境情報には、ステート・ディスク
リプションが含まれる。つまり、仮想計算機が複数台の
仮想プロセッサからなるマルチプロセッサ構成をとり、
各仮想プロセッサ毎に異なるＴＬＢエントリが存在する
ことになる。そして、各仮想プロセッサ対応のプリフィ
クス領域を含む全ての領域が識別可能となる。
０，エクステンデッド アーキテクチャ，インタプリテ
ィブ エクセキューション，エス エー ２２−７０９
５−１，第２頁及び第１８頁から第１９頁（ＩＢＭ Sys
tem／３７０，ExtendedArchitecture，Interpretive Ex
ecution，ＳＡ２２−７０９５−１，ＰＰ２，ＰＰ１８
−１９）に記載のように、ゲスト（仮想計算機）は主記
憶を共有したマルチプロセッサ・システムを実現するこ
とができる。各々のゲストＣＰＵ（仮想プロセッサ）
は、独立したステート・ディスクリプション(state des
cription)によって定義される。ゲストタイプＴＬＢエ
ントリは、ゲストの環境情報によって異なるエントリが
作られる。ゲストの環境情報には、ステート・ディスク
リプションが含まれる。つまり、仮想計算機が複数台の
仮想プロセッサからなるマルチプロセッサ構成をとり、
各仮想プロセッサ毎に異なるＴＬＢエントリが存在する
ことになる。そして、各仮想プロセッサ対応のプリフィ
クス領域を含む全ての領域が識別可能となる。
【００１１】
【発明が解決しようとする課題】前記従来技術は、仮想
計算機が複数台の仮想プロセッサによって構成されるマ
ルチプロセッサの形態をとる場合に、各仮想プロセッサ
のプリフィクス領域を識別する方法として、プリフィク
ス領域を含む全ての領域に対するＴＬＢエントリを各仮
想プロセッサ毎に異なるエントリとすることによって実
現している。したがって、プリフィクス領域以外の領域
（仮想プロセッサ間で共通な領域）に対するＴＬＢエン
トリは、仮想プロセッサを識別する情報以外の情報は同
一の情報を格納しているにもかかわらず仮想プロセッサ
毎に別々のＴＬＢエントリとしてＴＬＢに登録されてし
まう。また、プリフィクス領域に対するＴＬＢエントリ
は各仮想プロセッサ毎に１エントリしか必要としないの
で、ＴＬＢには仮想プロセッサ間で共通な領域に対する
ＴＬＢエントリがほとんどを占めている。その結果、冗
長なＴＬＢエントリにより必要以上にＴＬＢが占有さ
れ、ＴＬＢ利用効率が下がり、仮想計算機の性能低下の
要因となる。
計算機が複数台の仮想プロセッサによって構成されるマ
ルチプロセッサの形態をとる場合に、各仮想プロセッサ
のプリフィクス領域を識別する方法として、プリフィク
ス領域を含む全ての領域に対するＴＬＢエントリを各仮
想プロセッサ毎に異なるエントリとすることによって実
現している。したがって、プリフィクス領域以外の領域
（仮想プロセッサ間で共通な領域）に対するＴＬＢエン
トリは、仮想プロセッサを識別する情報以外の情報は同
一の情報を格納しているにもかかわらず仮想プロセッサ
毎に別々のＴＬＢエントリとしてＴＬＢに登録されてし
まう。また、プリフィクス領域に対するＴＬＢエントリ
は各仮想プロセッサ毎に１エントリしか必要としないの
で、ＴＬＢには仮想プロセッサ間で共通な領域に対する
ＴＬＢエントリがほとんどを占めている。その結果、冗
長なＴＬＢエントリにより必要以上にＴＬＢが占有さ
れ、ＴＬＢ利用効率が下がり、仮想計算機の性能低下の
要因となる。
【００１２】本発明の目的は、仮想プロセッサ間で共通
な領域に対するＴＬＢエントリが、仮想プロセッサ毎に
別々のＴＬＢエントリとしてＴＬＢに登録され、必要以
上にＴＬＢが占有されるという従来の課題を解決し、仮
想計算機が複数の仮想プロセッサからなるマルチプロセ
ッサ構成をとる場合、プリフィクス領域以外の領域（共
通領域）に対するＴＬＢエントリを、各仮想プロセッサ
間で共通に使用可能とし、ＴＬＢの使用効率を向上さ
せ、仮想計算機の性能低下を抑えることができる仮想計
算機のアドレス変換装置及びアドレス変換方法を提供す
ることにある。
な領域に対するＴＬＢエントリが、仮想プロセッサ毎に
別々のＴＬＢエントリとしてＴＬＢに登録され、必要以
上にＴＬＢが占有されるという従来の課題を解決し、仮
想計算機が複数の仮想プロセッサからなるマルチプロセ
ッサ構成をとる場合、プリフィクス領域以外の領域（共
通領域）に対するＴＬＢエントリを、各仮想プロセッサ
間で共通に使用可能とし、ＴＬＢの使用効率を向上さ
せ、仮想計算機の性能低下を抑えることができる仮想計
算機のアドレス変換装置及びアドレス変換方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明は、仮想計算機の
論理アドレスを保持する手段と、仮想計算機の論理アド
レスを実計算機の絶対アドレスに変換する変換対を保持
するアドレス変換バッファ（ＴＬＢ）と、仮想計算機の
実アドレスを仮想計算機の絶対アドレスに変換するプリ
フィクス変換手段と、仮想計算機の論理アドレスを仮想
計算機の実アドレスに変換するアドレス変換手段と、主
記憶装置を参照する絶対アドレスを保持する手段とを有
するアドレス変換装置において、仮想計算機が複数台の
仮想プロセッサからなるマルチプロセッサ構成で、各仮
想計算機を識別しさらに仮想プロセッサ間で共通な領域
に対するエントリであるか否かを示す値を格納するマル
チプロセッサフィールドと、マルチプロセッサを構成す
る各仮想プロセッサを識別する値を格納する仮想プロセ
ッサフィールドとを前記ＴＬＢに追加し、各仮想プロセ
ッサのプリフィクス値を保持する手段と、該保持手段に
よって保持されたプリフィクス値と前記プリフィクス変
換手段によって求められた絶対アドレスとを比較する手
段と、該比較手段の比較結果によって前記マルチプロセ
ッサフィールドに各仮想計算機を識別しさらに仮想プロ
セッサ間で共通な領域に対するエントリであるか否かを
示す値を設定する手段とを備えることを特徴とする仮想
計算機のアドレス変換装置を提供する。
論理アドレスを保持する手段と、仮想計算機の論理アド
レスを実計算機の絶対アドレスに変換する変換対を保持
するアドレス変換バッファ（ＴＬＢ）と、仮想計算機の
実アドレスを仮想計算機の絶対アドレスに変換するプリ
フィクス変換手段と、仮想計算機の論理アドレスを仮想
計算機の実アドレスに変換するアドレス変換手段と、主
記憶装置を参照する絶対アドレスを保持する手段とを有
するアドレス変換装置において、仮想計算機が複数台の
仮想プロセッサからなるマルチプロセッサ構成で、各仮
想計算機を識別しさらに仮想プロセッサ間で共通な領域
に対するエントリであるか否かを示す値を格納するマル
チプロセッサフィールドと、マルチプロセッサを構成す
る各仮想プロセッサを識別する値を格納する仮想プロセ
ッサフィールドとを前記ＴＬＢに追加し、各仮想プロセ
ッサのプリフィクス値を保持する手段と、該保持手段に
よって保持されたプリフィクス値と前記プリフィクス変
換手段によって求められた絶対アドレスとを比較する手
段と、該比較手段の比較結果によって前記マルチプロセ
ッサフィールドに各仮想計算機を識別しさらに仮想プロ
セッサ間で共通な領域に対するエントリであるか否かを
示す値を設定する手段とを備えることを特徴とする仮想
計算機のアドレス変換装置を提供する。
【００１４】上記構成において、現在走行している仮想
計算機を識別する値と、現在走行している仮想プロセッ
サを識別する値とを保持する手段と、仮想計算機を識別
する値と前記ＴＬＢのマルチプロセッサフィールドを比
較する手段及び仮想プロセッサを識別する値と前記ＴＬ
Ｂの仮想プロセッサフィールドを比較する手段と、前記
ＴＬＢエントリの有効あるいは無効を判定する手段とを
さらに備えるのが好ましい。
計算機を識別する値と、現在走行している仮想プロセッ
サを識別する値とを保持する手段と、仮想計算機を識別
する値と前記ＴＬＢのマルチプロセッサフィールドを比
較する手段及び仮想プロセッサを識別する値と前記ＴＬ
Ｂの仮想プロセッサフィールドを比較する手段と、前記
ＴＬＢエントリの有効あるいは無効を判定する手段とを
さらに備えるのが好ましい。
【００１５】また、本発明は、仮想計算機の論理アドレ
スを実計算機の絶対アドレスに変換するアドレス変換方
法において、アドレス変換手段及びプリフィクス変換手
段により仮想計算機の論理アドレスを仮想計算機の絶対
アドレスに変換し、各仮想プロセッサ毎のプリフィクス
値と絶対アドレスを比較し、該比較結果により両者が不
一致の場合、仮想計算機を識別しさらに仮想プロセッサ
間で共通な領域に対するエントリであることを示す値を
ＴＬＢに登録し、両者が一致した場合、仮想プロセッサ
間で共通な領域に対するエントリでないことを示す値を
ＴＬＢに登録する仮想計算機のアドレス変換方法を提供
する。
スを実計算機の絶対アドレスに変換するアドレス変換方
法において、アドレス変換手段及びプリフィクス変換手
段により仮想計算機の論理アドレスを仮想計算機の絶対
アドレスに変換し、各仮想プロセッサ毎のプリフィクス
値と絶対アドレスを比較し、該比較結果により両者が不
一致の場合、仮想計算機を識別しさらに仮想プロセッサ
間で共通な領域に対するエントリであることを示す値を
ＴＬＢに登録し、両者が一致した場合、仮想プロセッサ
間で共通な領域に対するエントリでないことを示す値を
ＴＬＢに登録する仮想計算機のアドレス変換方法を提供
する。
【００１６】上記処理において、現在走行している仮想
計算機を識別する値とＴＬＢのマルチプロセッサフィー
ルドを比較し、現在走行している仮想プロセッサを識別
する値とＴＬＢの仮想プロセッサフィールドを比較し、
仮想計算機を識別する値とＴＬＢのマルチプロセッサフ
ィールドが一致した時、及び仮想計算機を識別する値と
ＴＬＢのマルチプロセッサフィールドが不一致でかつ仮
想プロセッサを識別する値とＴＬＢの仮想プロセッサフ
ィールドが一致したときにＴＬＢのエントリを有効とす
るのが好ましい。
計算機を識別する値とＴＬＢのマルチプロセッサフィー
ルドを比較し、現在走行している仮想プロセッサを識別
する値とＴＬＢの仮想プロセッサフィールドを比較し、
仮想計算機を識別する値とＴＬＢのマルチプロセッサフ
ィールドが一致した時、及び仮想計算機を識別する値と
ＴＬＢのマルチプロセッサフィールドが不一致でかつ仮
想プロセッサを識別する値とＴＬＢの仮想プロセッサフ
ィールドが一致したときにＴＬＢのエントリを有効とす
るのが好ましい。
【００１７】
【作用】本発明のアドレス変換装置では、ＴＬＢのマル
チプロセッサフィールドは、仮想計算機がマルチプロセ
ッサ構成の時の各仮想プロセッサ間で共通な領域のTLB
エントリと各仮想プロセッサ対応のプリフィクス領域の
ＴＬＢエントリを区別して表すことができる。仮想計算
機を識別しさらに仮想プロセッサ間で共通な領域に対す
るエントリであるか否かを示す値を設定する手段は、Ｔ
ＬＢに登録するエントリが仮想プロセッサ間で共通な領
域に対するエントリか各仮想プロセッサ毎のプリフィク
ス領域に対するエントリかを区別して登録することがで
きる。各仮想プロセッサのプリフィクス値を保持する手
段と、該保持手段によって保持されたプリフィクス値と
前記プリフィクス変換手段によって求められた絶対アド
レスを比較する手段は、ＴＬＢに登録するエントリが仮
想プロセッサのプリフィクス領域に対するエントリであ
るか否かを判断することができる。
チプロセッサフィールドは、仮想計算機がマルチプロセ
ッサ構成の時の各仮想プロセッサ間で共通な領域のTLB
エントリと各仮想プロセッサ対応のプリフィクス領域の
ＴＬＢエントリを区別して表すことができる。仮想計算
機を識別しさらに仮想プロセッサ間で共通な領域に対す
るエントリであるか否かを示す値を設定する手段は、Ｔ
ＬＢに登録するエントリが仮想プロセッサ間で共通な領
域に対するエントリか各仮想プロセッサ毎のプリフィク
ス領域に対するエントリかを区別して登録することがで
きる。各仮想プロセッサのプリフィクス値を保持する手
段と、該保持手段によって保持されたプリフィクス値と
前記プリフィクス変換手段によって求められた絶対アド
レスを比較する手段は、ＴＬＢに登録するエントリが仮
想プロセッサのプリフィクス領域に対するエントリであ
るか否かを判断することができる。
【００１８】また、現在走行している仮想計算機を識別
する値と、現在走行している仮想プロセッサを識別する
値とを保持する手段と、仮想計算機を識別する値とＴＬ
Ｂのマルチプロセッサフィールドを比較する手段及び仮
想プロセッサを識別する値とＴＬＢの仮想プロセッサフ
ィールドを比較する手段は、ＴＬＢに登録されているエ
ントリが現在走行している仮想計算機の現在走行してい
る仮想プロセッサのエントリであるか否かを判断するこ
とができる。ＴＬＢエントリの有効あるいは無効を判定
する手段は、ＴＬＢにより各仮想プロセッサ間で共通な
領域あるいは各仮想プロセッサ対応のプリフィクス領域
に対するアドレス変換が行われたか否かを判定すること
ができる。
する値と、現在走行している仮想プロセッサを識別する
値とを保持する手段と、仮想計算機を識別する値とＴＬ
Ｂのマルチプロセッサフィールドを比較する手段及び仮
想プロセッサを識別する値とＴＬＢの仮想プロセッサフ
ィールドを比較する手段は、ＴＬＢに登録されているエ
ントリが現在走行している仮想計算機の現在走行してい
る仮想プロセッサのエントリであるか否かを判断するこ
とができる。ＴＬＢエントリの有効あるいは無効を判定
する手段は、ＴＬＢにより各仮想プロセッサ間で共通な
領域あるいは各仮想プロセッサ対応のプリフィクス領域
に対するアドレス変換が行われたか否かを判定すること
ができる。
【００１９】本発明のアドレス変換方法では、各仮想プ
ロセッサ毎のプリフィクス値と絶対アドレスを比較し、
両者が不一致の場合、仮想計算機を識別しさらに仮想プ
ロセッサ間で共通な領域に対するエントリであることを
示す値をＴＬＢに登録し、両者が一致した場合、仮想プ
ロセッサ間で共通な領域に対するエントリでないことを
示す値をＴＬＢに登録することにより、仮想プロセッサ
間で共通な領域に対するＴＬＢエントリと各仮想プロセ
ッサのプリフィクス領域に対するＴＬＢエントリを登録
することができる。
ロセッサ毎のプリフィクス値と絶対アドレスを比較し、
両者が不一致の場合、仮想計算機を識別しさらに仮想プ
ロセッサ間で共通な領域に対するエントリであることを
示す値をＴＬＢに登録し、両者が一致した場合、仮想プ
ロセッサ間で共通な領域に対するエントリでないことを
示す値をＴＬＢに登録することにより、仮想プロセッサ
間で共通な領域に対するＴＬＢエントリと各仮想プロセ
ッサのプリフィクス領域に対するＴＬＢエントリを登録
することができる。
【００２０】また、仮想計算機を識別する値とＴＬＢの
マルチプロセッサフィールドが一致した時、及び仮想計
算機を識別する値とＴＬＢのマルチプロセッサフィール
ドが不一致でかつ仮想プロセッサを識別する値とＴＬＢ
の仮想プロセッサフィールドが一致したときにＴＬＢの
エントリを有効とすることにより、ＴＬＢにより各仮想
プロセッサ間で共通な領域あるいは各仮想プロセッサ対
応のプリフィクス領域に対するアドレス変換が行われた
ことになる。
マルチプロセッサフィールドが一致した時、及び仮想計
算機を識別する値とＴＬＢのマルチプロセッサフィール
ドが不一致でかつ仮想プロセッサを識別する値とＴＬＢ
の仮想プロセッサフィールドが一致したときにＴＬＢの
エントリを有効とすることにより、ＴＬＢにより各仮想
プロセッサ間で共通な領域あるいは各仮想プロセッサ対
応のプリフィクス領域に対するアドレス変換が行われた
ことになる。
【００２１】これによれば、仮想プロセッサ間で共通な
領域に対するエントリと各仮想プロセッサ毎のプリフィ
クス領域に対するエントリを区別してＴＬＢに登録する
ことができ、仮想プロセッサ間で共通な領域に対するエ
ントリを各仮想プロセッサ間で共通に使用可能とし、Ｔ
ＬＢの使用効率を向上させ、仮想計算機の性能低下を抑
えることができる。
領域に対するエントリと各仮想プロセッサ毎のプリフィ
クス領域に対するエントリを区別してＴＬＢに登録する
ことができ、仮想プロセッサ間で共通な領域に対するエ
ントリを各仮想プロセッサ間で共通に使用可能とし、Ｔ
ＬＢの使用効率を向上させ、仮想計算機の性能低下を抑
えることができる。
【００２２】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【００２３】図４は、仮想計算機が実計算機に割当てら
れる形態を示す説明図である。図４において、実計算機
４０の中の実主記憶装置４０−１上で仮想計算機１ ４
２−１及び仮想計算機２ ４２−２が走行する。仮想計
算機１ ４２−１は、仮想プロセッサ０（ＶＰ０）４３
−１，仮想プロセッサ１（ＶＰ１）４３−２の２つのプ
ロセッサから成るマルチプロセッサ構成をとっている。
仮想計算機２ ４２−２も同様にマルチプロセッサ構成
をとっている。各仮想プロセッサは各々プリフィクスレ
ジスタを保持しており、仮想プロセッサ０ ４３−１の
プリフィクスレジスタ（ＶＰＸＲ０）４４−１は、例え
ば“０”を格納しているとし、仮想プロセッサ１（ＶＰ
１）４３−２のプリフィクスレジスタ（ＶＰＸＲ１）４
４−２は、“α”を格納しているとする。その場合、仮
想計算機１ ４２−１の主記憶装置４５−１上で、仮想
プロセッサ０（ＶＰ０）４３−１のプリフィクス領域
（ＰＳＡ）は０番地となり、仮想プロセッサ１（ＶＰ
１）４３−２のプリフィクス領域（ＰＳＡ）はα番地と
なる。また、仮想プロセッサ２ ４３−３のプリフィク
スレジスタ（ＶＰＸＲ２）４４−３は、例えば“０”を
格納しているとし、仮想プロセッサ３（ＶＰ３）４３−
４のプリフィクスレジスタ（ＶＰＸＲ３）４４−４は、
“β”を格納しているとすると、仮想計算機２ ４２−
２の主記憶装置４５−２上で、仮想プロセッサ２（ＶＰ
２）４３−３のプリフィクス領域（ＰＳＡ）は０番地と
なり、仮想プロセッサ３（ＶＰ３）４３−４のプリフィ
クス領域（ＰＳＡ）はβ番地となる。
れる形態を示す説明図である。図４において、実計算機
４０の中の実主記憶装置４０−１上で仮想計算機１ ４
２−１及び仮想計算機２ ４２−２が走行する。仮想計
算機１ ４２−１は、仮想プロセッサ０（ＶＰ０）４３
−１，仮想プロセッサ１（ＶＰ１）４３−２の２つのプ
ロセッサから成るマルチプロセッサ構成をとっている。
仮想計算機２ ４２−２も同様にマルチプロセッサ構成
をとっている。各仮想プロセッサは各々プリフィクスレ
ジスタを保持しており、仮想プロセッサ０ ４３−１の
プリフィクスレジスタ（ＶＰＸＲ０）４４−１は、例え
ば“０”を格納しているとし、仮想プロセッサ１（ＶＰ
１）４３−２のプリフィクスレジスタ（ＶＰＸＲ１）４
４−２は、“α”を格納しているとする。その場合、仮
想計算機１ ４２−１の主記憶装置４５−１上で、仮想
プロセッサ０（ＶＰ０）４３−１のプリフィクス領域
（ＰＳＡ）は０番地となり、仮想プロセッサ１（ＶＰ
１）４３−２のプリフィクス領域（ＰＳＡ）はα番地と
なる。また、仮想プロセッサ２ ４３−３のプリフィク
スレジスタ（ＶＰＸＲ２）４４−３は、例えば“０”を
格納しているとし、仮想プロセッサ３（ＶＰ３）４３−
４のプリフィクスレジスタ（ＶＰＸＲ３）４４−４は、
“β”を格納しているとすると、仮想計算機２ ４２−
２の主記憶装置４５−２上で、仮想プロセッサ２（ＶＰ
２）４３−３のプリフィクス領域（ＰＳＡ）は０番地と
なり、仮想プロセッサ３（ＶＰ３）４３−４のプリフィ
クス領域（ＰＳＡ）はβ番地となる。
【００２４】表１は、走行仮想プロセッサに対する仮想
計算機を識別する値，仮想プロセッサを識別する値及
び、ＴＬＢに登録する値の関係を示す図である。
計算機を識別する値，仮想プロセッサを識別する値及
び、ＴＬＢに登録する値の関係を示す図である。
【００２５】図４の構成において、仮想計算機１には仮
想計算機を識別する値として“１”を割当て、仮想計算
機２には“２”を割当てる。また、仮想プロセッサ０に
は仮想プロセッサを識別する値として“０”を割当て、
以下同様に仮想プロセッサ１，２，３に各々“１”，
“２”，“３”を割当てる。ＴＬＢのマルチプロセッサ
（ＭＰ）フィールドには、各仮想プロセッサのプリフィ
クス領域に対するエントリを登録する場合“０”を格納
し、仮想プロセッサ間で共通な領域に対するエントリを
登録する場合、仮想計算機を識別する値を格納する。
想計算機を識別する値として“１”を割当て、仮想計算
機２には“２”を割当てる。また、仮想プロセッサ０に
は仮想プロセッサを識別する値として“０”を割当て、
以下同様に仮想プロセッサ１，２，３に各々“１”，
“２”，“３”を割当てる。ＴＬＢのマルチプロセッサ
（ＭＰ）フィールドには、各仮想プロセッサのプリフィ
クス領域に対するエントリを登録する場合“０”を格納
し、仮想プロセッサ間で共通な領域に対するエントリを
登録する場合、仮想計算機を識別する値を格納する。
【００２６】ここで、仮想プロセッサ０（ＶＰ０）が走
行する場合を考えると、表１に示すように仮想計算機１
に対応する仮想計算機を識別する値は“１”であり、仮
想プロセッサ０に対応する仮想プロセッサを識別する値
は“０”である。また、仮想プロセッサ０のエントリを
ＴＬＢに登録する場合、仮想プロセッサ０及び仮想プロ
セッサ１のプリフィクス領域のエントリに対して、ＴＬ
Ｂのマルチプロセッサ（ＭＰ）フィールドには“０”を
登録し、仮想プロセッサ(ＶＰ)フィールドには“０”を
登録する。仮想プロセッサ間で共通な領域のエントリに
対して、ＴＬＢのマルチプロセッサ（ＭＰ）フィールド
には“１”を登録し、仮想プロセッサ（ＶＰ）フィール
ドには“０”を登録する。
行する場合を考えると、表１に示すように仮想計算機１
に対応する仮想計算機を識別する値は“１”であり、仮
想プロセッサ０に対応する仮想プロセッサを識別する値
は“０”である。また、仮想プロセッサ０のエントリを
ＴＬＢに登録する場合、仮想プロセッサ０及び仮想プロ
セッサ１のプリフィクス領域のエントリに対して、ＴＬ
Ｂのマルチプロセッサ（ＭＰ）フィールドには“０”を
登録し、仮想プロセッサ(ＶＰ)フィールドには“０”を
登録する。仮想プロセッサ間で共通な領域のエントリに
対して、ＴＬＢのマルチプロセッサ（ＭＰ）フィールド
には“１”を登録し、仮想プロセッサ（ＶＰ）フィール
ドには“０”を登録する。
【００２７】
【表１】
【００２８】図１は、本発明のアドレス変換装置の実施
例の構成図である。
例の構成図である。
【００２９】このアドレス変換装置は、論理アドレスレ
ジスタ（ＬＡＲ）１，マルチプロセッサレジスタ（ＭＰ
Ｒ）２，仮想プロセッサレジスタ（ＶＰＲ）３，仮想プ
ロセッサプリフィクスレジスタ（ＶＰＸＲ０，ＶＰＸＲ
１）４−１，４−２，アドレス変換回路５，プリフィク
ス変換回路５−１，ＭＰフィールド設定回路６，アドレ
ス変換バッファ（ＴＬＢ）７，比較回路（ＣＭＰ）８，
９，ＡＮＤ回路１０，ＯＲ回路１１，絶対アドレスレジ
スタ（ＡＡＲ）１２から構成される。
ジスタ（ＬＡＲ）１，マルチプロセッサレジスタ（ＭＰ
Ｒ）２，仮想プロセッサレジスタ（ＶＰＲ）３，仮想プ
ロセッサプリフィクスレジスタ（ＶＰＸＲ０，ＶＰＸＲ
１）４−１，４−２，アドレス変換回路５，プリフィク
ス変換回路５−１，ＭＰフィールド設定回路６，アドレ
ス変換バッファ（ＴＬＢ）７，比較回路（ＣＭＰ）８，
９，ＡＮＤ回路１０，ＯＲ回路１１，絶対アドレスレジ
スタ（ＡＡＲ）１２から構成される。
【００３０】図１の装置の動作は以下の通りである。論
理アドレスレジスタ１には、プログラムから発行された
論理アドレスが格納される。マルチプロセッサレジスタ
２には、現在走行している仮想計算機を識別する値が仮
想計算機制御テーブル４１−１から、仮想計算機を起動
する時に格納される。仮想プロセッサレジスタ３には、
現在走行している仮想プロセッサを識別する値が仮想計
算機制御テーブル４１−１から、仮想計算機を起動する
時に格納される。仮想プロセッサプリフィクスレジスタ
４−１，４−２には、現在走行している仮想計算機を構
成している各仮想プロセッサのプリフィクスレジスタの
値が仮想計算機制御テーブル４１−１から、仮想計算機
を起動する時に格納される。
理アドレスレジスタ１には、プログラムから発行された
論理アドレスが格納される。マルチプロセッサレジスタ
２には、現在走行している仮想計算機を識別する値が仮
想計算機制御テーブル４１−１から、仮想計算機を起動
する時に格納される。仮想プロセッサレジスタ３には、
現在走行している仮想プロセッサを識別する値が仮想計
算機制御テーブル４１−１から、仮想計算機を起動する
時に格納される。仮想プロセッサプリフィクスレジスタ
４−１，４−２には、現在走行している仮想計算機を構
成している各仮想プロセッサのプリフィクスレジスタの
値が仮想計算機制御テーブル４１−１から、仮想計算機
を起動する時に格納される。
【００３１】論理アドレスレジスタ１に格納されている
論理アドレスは、データ線１０１を通してＴＬＢ７を検
索する。当該論理アドレスに対するエントリがＴＬＢに
登録されていない場合、アドレス変換回路５によってア
ドレス変換が実行され、さらにプリフィクス変換回路５
−１によってプリフィクス変換が実行される。プリフィ
クス変換によって求められた絶対アドレスは、データ線
１０２を通してＭＰフィールド設定回路６の入力とな
る。また、データ線１２０を通して絶対アドレスレジス
タ１２の入力となる。ＭＰフィールド設定回路６は、デ
ータ線１０２の絶対アドレスと仮想プロセッサプリフィ
クスレジスタ４−１，４−２の内容を比較し、絶対アド
レスがいずれかのレジスタの内容と一致した場合、仮想
プロセッサのプリフィクス領域であることを示す値（例
えば“０”）をデータ線１０４から出力する。また、絶
対アドレスがいずれのレジスタとも一致しなかった場
合、マルチプロセッサレジスタ２の内容をデータ線１０
４から出力する。ＴＬＢ７には、論理アドレスレジスタ
１に格納された論理アドレスに対応するエントリに対し
て、論理アドレスレジスタ１の一部をデータ線１０５を
通してＬＡフィールドに、アドレス変換回路５によって
求められた絶対アドレスをデータ線１０６を通してＡＡ
フィールドに、ＭＰフィールド設定回路から出力された
仮想プロセッサのプリフィクス領域であることを示す値
（“０”）あるいはマルチプロセッサレジスタ２の内容
をデータ線１０４を通してＭＰフィールドに、仮想プロ
セッサレジスタ３の内容をデータ線１０７を通してＶＰ
フィールドにそれぞれ登録する。
論理アドレスは、データ線１０１を通してＴＬＢ７を検
索する。当該論理アドレスに対するエントリがＴＬＢに
登録されていない場合、アドレス変換回路５によってア
ドレス変換が実行され、さらにプリフィクス変換回路５
−１によってプリフィクス変換が実行される。プリフィ
クス変換によって求められた絶対アドレスは、データ線
１０２を通してＭＰフィールド設定回路６の入力とな
る。また、データ線１２０を通して絶対アドレスレジス
タ１２の入力となる。ＭＰフィールド設定回路６は、デ
ータ線１０２の絶対アドレスと仮想プロセッサプリフィ
クスレジスタ４−１，４−２の内容を比較し、絶対アド
レスがいずれかのレジスタの内容と一致した場合、仮想
プロセッサのプリフィクス領域であることを示す値（例
えば“０”）をデータ線１０４から出力する。また、絶
対アドレスがいずれのレジスタとも一致しなかった場
合、マルチプロセッサレジスタ２の内容をデータ線１０
４から出力する。ＴＬＢ７には、論理アドレスレジスタ
１に格納された論理アドレスに対応するエントリに対し
て、論理アドレスレジスタ１の一部をデータ線１０５を
通してＬＡフィールドに、アドレス変換回路５によって
求められた絶対アドレスをデータ線１０６を通してＡＡ
フィールドに、ＭＰフィールド設定回路から出力された
仮想プロセッサのプリフィクス領域であることを示す値
（“０”）あるいはマルチプロセッサレジスタ２の内容
をデータ線１０４を通してＭＰフィールドに、仮想プロ
セッサレジスタ３の内容をデータ線１０７を通してＶＰ
フィールドにそれぞれ登録する。
【００３２】また、ＴＬＢ７を検索したときにＴＬＢ７
のＭＰフィールドは、データ線110を通して比較回路８
の入力となる。また、マルチプロセッサレジスタ２の内
容はデータ線１１１を通して比較回路８の入力となる。
比較回路８は、比較の結果両者が一致した場合、信号線
１１４，１１５を通して“１”を出力し、両者が不一致
の場合、信号線１１４，１１５を通して“０”を出力す
る。ＴＬＢ７のＶＰフィールドは、データ線１１２を通
して比較回路９の入力となる。また、仮想プロセッサレ
ジスタ３の内容はデータ線１１３を通して比較回路９の
入力となる。比較回路９は、比較の結果両者が一致した
場合、信号線１１６を通して“１”を出力する。ＡＮＤ
回路１０は、信号線１１５が“０”で信号線１１６が
“１”の時、信号線１１７に“１”を出力する。ＯＲ回
路１１は、信号線１１４と１１７のいずれかの値が
“１”の時、信号線１１８に“１”を出力する。ＴＬＢ
７のＡＡフィールドは、信号線１１８が“１”の時、絶
対アドレスレジスタ１２に入力される。つまり、ＴＬＢ
７によってアドレス変換が実行されたことになる。
のＭＰフィールドは、データ線110を通して比較回路８
の入力となる。また、マルチプロセッサレジスタ２の内
容はデータ線１１１を通して比較回路８の入力となる。
比較回路８は、比較の結果両者が一致した場合、信号線
１１４，１１５を通して“１”を出力し、両者が不一致
の場合、信号線１１４，１１５を通して“０”を出力す
る。ＴＬＢ７のＶＰフィールドは、データ線１１２を通
して比較回路９の入力となる。また、仮想プロセッサレ
ジスタ３の内容はデータ線１１３を通して比較回路９の
入力となる。比較回路９は、比較の結果両者が一致した
場合、信号線１１６を通して“１”を出力する。ＡＮＤ
回路１０は、信号線１１５が“０”で信号線１１６が
“１”の時、信号線１１７に“１”を出力する。ＯＲ回
路１１は、信号線１１４と１１７のいずれかの値が
“１”の時、信号線１１８に“１”を出力する。ＴＬＢ
７のＡＡフィールドは、信号線１１８が“１”の時、絶
対アドレスレジスタ１２に入力される。つまり、ＴＬＢ
７によってアドレス変換が実行されたことになる。
【００３３】本実施例によれば、各仮想プロセッサのプ
リフィクス領域のエントリをＴＬＢに登録でき、さらに
仮想プロセッサ間で共通な領域に対するＴＬＢエントリ
を、各仮想プロセッサ間で共通に使用可能となり、ＴＬ
Ｂの使用効率を向上させ、仮想計算機の性能低下を抑え
ることができる。
リフィクス領域のエントリをＴＬＢに登録でき、さらに
仮想プロセッサ間で共通な領域に対するＴＬＢエントリ
を、各仮想プロセッサ間で共通に使用可能となり、ＴＬ
Ｂの使用効率を向上させ、仮想計算機の性能低下を抑え
ることができる。
【００３４】図５は、図１におけるＭＰフィールド設定
回路６の詳細構成例を示す図である。
回路６の詳細構成例を示す図である。
【００３５】本ＭＰフィールド設定回路６は、比較回路
（ＣＭＰ）６−１，６−２，ＯＲ回路６−３，セレクタ
（ＳＥＬ）６−４から構成される。以下、本ＭＰフィー
ルド設定回路の動作を説明する。
（ＣＭＰ）６−１，６−２，ＯＲ回路６−３，セレクタ
（ＳＥＬ）６−４から構成される。以下、本ＭＰフィー
ルド設定回路の動作を説明する。
【００３６】プリフィクス変換回路によって求められた
絶対アドレスはデータ線１０２を通して比較回路６−
１，６−２の入力となる。仮想プロセッサ０のプリフィ
クスレジスタ４−１の内容が比較回路６−１に、仮想プ
ロセッサ１のプリフィクスレジスタ４−２の内容が比較
回路６−２に入力される。比較回路６−１，６−２は、
絶対アドレスと各仮想プロセッサのプリフィクスレジス
タの値を比較し両者が一致した場合に信号線２０１およ
び２０２にそれぞれ“１”を出力する。ＯＲ回路６−３
は、信号線２０１と２０２のいずれかが“１”の時信号
線２０３に“１”を出力する。セレクタ６−４は、信号
線２０３が“０”の時データ線１０３のマルチプロセッ
サレジスタ２の内容をデータ線１０４に出力し、信号線
２０３が“１”の時データ線２０４の“０”をデータ線
１０４に出力する。これにより、ＴＬＢ７に登録する絶
対アドレスが仮想プロセッサ間で共通な領域に対する場
合、データ線１０４に仮想計算機を識別する値(マルチ
プロセッサレジスタの内容)を出力し、各仮想プロセッ
サのプリフィクス領域に対する場合、データ線１０４に
仮想プロセッサ間で共通な領域でないことを示す値
（“０”）を出力する。
絶対アドレスはデータ線１０２を通して比較回路６−
１，６−２の入力となる。仮想プロセッサ０のプリフィ
クスレジスタ４−１の内容が比較回路６−１に、仮想プ
ロセッサ１のプリフィクスレジスタ４−２の内容が比較
回路６−２に入力される。比較回路６−１，６−２は、
絶対アドレスと各仮想プロセッサのプリフィクスレジス
タの値を比較し両者が一致した場合に信号線２０１およ
び２０２にそれぞれ“１”を出力する。ＯＲ回路６−３
は、信号線２０１と２０２のいずれかが“１”の時信号
線２０３に“１”を出力する。セレクタ６−４は、信号
線２０３が“０”の時データ線１０３のマルチプロセッ
サレジスタ２の内容をデータ線１０４に出力し、信号線
２０３が“１”の時データ線２０４の“０”をデータ線
１０４に出力する。これにより、ＴＬＢ７に登録する絶
対アドレスが仮想プロセッサ間で共通な領域に対する場
合、データ線１０４に仮想計算機を識別する値(マルチ
プロセッサレジスタの内容)を出力し、各仮想プロセッ
サのプリフィクス領域に対する場合、データ線１０４に
仮想プロセッサ間で共通な領域でないことを示す値
（“０”）を出力する。
【００３７】図６は、ＭＰフィールド設定回路６の他の
実施例の詳細構成を示す図である。図６のＭＰフィール
ド設定回路６は、仮想プロセッサ・プリフィクスレジス
タスタック４−３，比較回路（ＣＭＰ）６−１，セレク
タ（ＳＥＬ）６−４から構成される。以下、本ＭＰフィ
ールド設定回路の動作を説明する。
実施例の詳細構成を示す図である。図６のＭＰフィール
ド設定回路６は、仮想プロセッサ・プリフィクスレジス
タスタック４−３，比較回路（ＣＭＰ）６−１，セレク
タ（ＳＥＬ）６−４から構成される。以下、本ＭＰフィ
ールド設定回路の動作を説明する。
【００３８】仮想プロセッサ・プリフィクスレジスタス
タック４−３には、各仮想プロセッサのプリフィクスレ
ジスタの値がスタックされる。プリフィクス変換回路に
よって求められた絶対アドレスはデータ線１０２を通し
て比較回路６−１の入力となる。仮想プロセッサ・プリ
フィクスレジスタスタック４−３の内容が比較回路６−
１に入力される。仮想プロセッサ・プリフィクスレジス
タスタック４−３からは、各仮想プロセッサのプリフィ
クスレジスタの値が読み出され、比較回路６−１によっ
て絶対アドレスと比較される。比較の結果、いずれかの
仮想プロセッサのプリフィクスレジスタの値と絶対アド
レスが一致した場合、比較回路６−１から“１”が出力
され、いずれの仮想プロセッサのプリフィクスレジスタ
の値とも一致しなかった場合、比較回路６−１から
“０”が出力される。セレクタ６−４は、前述と同様に
信号線２０３が“０”の時データ線１０３からマルチプ
ロセッサレジスタ２の内容をデータ線１０４に出力し、
信号線２０３が“１”の時データ線２０４から“０”を
データ線１０４に出力する。以上説明した実施例によれ
ば、仮想プロセッサの数に関係なく比較回路が１個で実
現できる。
タック４−３には、各仮想プロセッサのプリフィクスレ
ジスタの値がスタックされる。プリフィクス変換回路に
よって求められた絶対アドレスはデータ線１０２を通し
て比較回路６−１の入力となる。仮想プロセッサ・プリ
フィクスレジスタスタック４−３の内容が比較回路６−
１に入力される。仮想プロセッサ・プリフィクスレジス
タスタック４−３からは、各仮想プロセッサのプリフィ
クスレジスタの値が読み出され、比較回路６−１によっ
て絶対アドレスと比較される。比較の結果、いずれかの
仮想プロセッサのプリフィクスレジスタの値と絶対アド
レスが一致した場合、比較回路６−１から“１”が出力
され、いずれの仮想プロセッサのプリフィクスレジスタ
の値とも一致しなかった場合、比較回路６−１から
“０”が出力される。セレクタ６−４は、前述と同様に
信号線２０３が“０”の時データ線１０３からマルチプ
ロセッサレジスタ２の内容をデータ線１０４に出力し、
信号線２０３が“１”の時データ線２０４から“０”を
データ線１０４に出力する。以上説明した実施例によれ
ば、仮想プロセッサの数に関係なく比較回路が１個で実
現できる。
【００３９】次に、本発明におけるアドレス変換方法に
ついて説明する。図７は、第２の観点におけるアドレス
変換方法によって動作するアドレス変換装置の構成図で
ある。図８は、本発明におけるアドレス変換方法のＴＬ
Ｂに登録する処理の動作を示す図である。図８に示す処
理は、図７の装置のＴＬＢエントリ登録方法４１−３に
おいて実行される。以下、図８の処理について説明す
る。
ついて説明する。図７は、第２の観点におけるアドレス
変換方法によって動作するアドレス変換装置の構成図で
ある。図８は、本発明におけるアドレス変換方法のＴＬ
Ｂに登録する処理の動作を示す図である。図８に示す処
理は、図７の装置のＴＬＢエントリ登録方法４１−３に
おいて実行される。以下、図８の処理について説明す
る。
【００４０】論理アドレスは、アドレス変換及びプリフ
ィクス変換によって絶対アドレスに変換される。（ステ
ップ３０１） マルチプロセッサを構成する複数の仮想プロセッサの
内、最初の仮想プロセッサを指定する。（ステップ３０
２） ステップ３０１によって求められた絶対アドレスと指定
された仮想プロセッサのプリフィクスレジスタの値が比
較され、両者が一致した場合、ステップ３０５へ進む。
比較の結果両者が一致しなかった場合、ステップ３０４
へ進む。（ステップ３０３） マルチプロセッサを構成する全ての仮想プロセッサを指
定したか否かを判定し、全ての仮想プロセッサを指定し
た場合、ステップ３０６へ進む。全ての仮想プロセッサ
を指定していない場合、ステップ３０７へ進む。（ステ
ップ３０４） ＴＬＢのＭＰフィールドに、仮想プロセッサのプリフィ
クス領域に対するエントリであることを示す値“０”を
登録する。（ステップ３０５） ＴＬＢのＭＰフィールドに、仮想プロセッサ間で共通の
領域に対するエントリであることを示すＭＰＲの値を登
録する。（ステップ３０６） マルチプロセッサを構成する次の仮想プロセッサを指定
する。(ステップ307)ＴＬＢの各フィールドに、論理ア
ドレスの一部（ＬＡフィールド），絶対アドレス（ＡＡ
フィールド），仮想プロセッサを識別する値（ＶＰフィ
ールド）を登録する。（ステップ３０８） 図９は、本発明におけるアドレス変換方法のＴＬＢに登
録されているエントリが有効か否かを判定する処理の動
作を示す図である。図９に示す処理は、図７の装置のＴ
ＬＢエントリ判定方法４１−２において実行される。以
下、図９の処理について説明する。
ィクス変換によって絶対アドレスに変換される。（ステ
ップ３０１） マルチプロセッサを構成する複数の仮想プロセッサの
内、最初の仮想プロセッサを指定する。（ステップ３０
２） ステップ３０１によって求められた絶対アドレスと指定
された仮想プロセッサのプリフィクスレジスタの値が比
較され、両者が一致した場合、ステップ３０５へ進む。
比較の結果両者が一致しなかった場合、ステップ３０４
へ進む。（ステップ３０３） マルチプロセッサを構成する全ての仮想プロセッサを指
定したか否かを判定し、全ての仮想プロセッサを指定し
た場合、ステップ３０６へ進む。全ての仮想プロセッサ
を指定していない場合、ステップ３０７へ進む。（ステ
ップ３０４） ＴＬＢのＭＰフィールドに、仮想プロセッサのプリフィ
クス領域に対するエントリであることを示す値“０”を
登録する。（ステップ３０５） ＴＬＢのＭＰフィールドに、仮想プロセッサ間で共通の
領域に対するエントリであることを示すＭＰＲの値を登
録する。（ステップ３０６） マルチプロセッサを構成する次の仮想プロセッサを指定
する。(ステップ307)ＴＬＢの各フィールドに、論理ア
ドレスの一部（ＬＡフィールド），絶対アドレス（ＡＡ
フィールド），仮想プロセッサを識別する値（ＶＰフィ
ールド）を登録する。（ステップ３０８） 図９は、本発明におけるアドレス変換方法のＴＬＢに登
録されているエントリが有効か否かを判定する処理の動
作を示す図である。図９に示す処理は、図７の装置のＴ
ＬＢエントリ判定方法４１−２において実行される。以
下、図９の処理について説明する。
【００４１】論理アドレスによってＴＬＢを検索し、仮
想計算機を識別する値（マルチプロセッサレジスタＭＰ
Ｒの内容）と、ＴＬＢのマルチプロセッサフィールドの
値を比較する。比較の結果、両者が一致した場合、ステ
ップ４０３へ進み、両者が一致しなかった場合、ステッ
プ４０２へ進む。（ステップ４０１） 仮想プロセッサを識別する値（仮想プロセッサレジスタ
ＶＰＲの内容）と、ＴＬＢの仮想プロセッサフィールド
の値を比較する。比較の結果、両者が一致した場合、ス
テップ４０３へ進み、両者が一致しなかった場合、ステ
ップ４０４へ進む。（ステップ４０２） ＴＬＢによるアドレス変換が実行されたことを意味し、
ＴＬＢに登録されている絶対アドレスを絶対アドレスレ
ジスタに設定する。（ステップ４０３） ＴＬＢによるアドレス変換が失敗したことをいみし、Ｔ
ＬＢミスをアドレス変換回路に報告し、アドレス変換回
路によるアドレス変換を実行する。（ステップ４０４） 以上説明したように本実施例によれば、各仮想プロセッ
サのプリフィクス領域に対するＴＬＢエントリと仮想プ
ロセッサ間で共通な領域に対するＴＬＢエントリをＴＬ
Ｂに登録でき、さらに、ＴＬＢを使用して各仮想プロセ
ッサのプリフィクス領域と仮想プロセッサ間で共通な領
域に対するアドレス変換が可能となり、仮想計算機の性
能低下を抑えることができる。
想計算機を識別する値（マルチプロセッサレジスタＭＰ
Ｒの内容）と、ＴＬＢのマルチプロセッサフィールドの
値を比較する。比較の結果、両者が一致した場合、ステ
ップ４０３へ進み、両者が一致しなかった場合、ステッ
プ４０２へ進む。（ステップ４０１） 仮想プロセッサを識別する値（仮想プロセッサレジスタ
ＶＰＲの内容）と、ＴＬＢの仮想プロセッサフィールド
の値を比較する。比較の結果、両者が一致した場合、ス
テップ４０３へ進み、両者が一致しなかった場合、ステ
ップ４０４へ進む。（ステップ４０２） ＴＬＢによるアドレス変換が実行されたことを意味し、
ＴＬＢに登録されている絶対アドレスを絶対アドレスレ
ジスタに設定する。（ステップ４０３） ＴＬＢによるアドレス変換が失敗したことをいみし、Ｔ
ＬＢミスをアドレス変換回路に報告し、アドレス変換回
路によるアドレス変換を実行する。（ステップ４０４） 以上説明したように本実施例によれば、各仮想プロセッ
サのプリフィクス領域に対するＴＬＢエントリと仮想プ
ロセッサ間で共通な領域に対するＴＬＢエントリをＴＬ
Ｂに登録でき、さらに、ＴＬＢを使用して各仮想プロセ
ッサのプリフィクス領域と仮想プロセッサ間で共通な領
域に対するアドレス変換が可能となり、仮想計算機の性
能低下を抑えることができる。
【００４２】
【発明の効果】本発明によれば、各仮想プロセッサのプ
リフィクス領域のエントリをＴＬＢに登録でき、さらに
仮想プロセッサ間で共通な領域に対するＴＬＢエントリ
を、各仮想プロセッサ間で共通に使用可能となり、ＴＬ
Ｂの使用効率を向上させ、仮想計算機の性能低下を抑え
ることができる。
リフィクス領域のエントリをＴＬＢに登録でき、さらに
仮想プロセッサ間で共通な領域に対するＴＬＢエントリ
を、各仮想プロセッサ間で共通に使用可能となり、ＴＬ
Ｂの使用効率を向上させ、仮想計算機の性能低下を抑え
ることができる。
【図１】本発明のアドレス変換装置の実施例の構成図。
【図２】アドレス変換及びプリフィクス変換の過程を示
す説明図。
す説明図。
【図３】プリフィクス変換の例を示す説明図。
【図４】仮想計算機が実計算機に割当てられる形態を示
す説明図。
す説明図。
【図５】図１のＭＰフィールド設定回路の詳細構成例を
示す図。
示す図。
【図６】ＭＰフィールド設定回路の他の実施例の詳細構
成を示す図。
成を示す図。
【図７】第２の観点におけるアドレス変換方法によって
動作するアドレス変換装置の構成図。
動作するアドレス変換装置の構成図。
【図８】本発明におけるアドレス変換方法のＴＬＢに登
録する処理の動作を示す図。
録する処理の動作を示す図。
【図９】本発明におけるアドレス変換方法のＴＬＢに登
録されているエントリが有効か否かを判定する処理の動
作を示す図。
録されているエントリが有効か否かを判定する処理の動
作を示す図。
１…論理アドレスレジスタ(ＬＡＲ)、２…マルチプロセ
ッサレジスタ(ＭＰＲ)、３…仮想プロセッサレジスタ
（ＶＰＲ）、４−１〜２…仮想プロセッサプリフィクス
レジスタ（ＶＰＸＲ０，ＶＰＸＲ１）、４−３…仮想プ
ロセッサ・プリフィクスレジスタスタック、５…アドレ
ス変換回路、５−１…プリフィクス変換回路、６…ＭＰ
フィールド設定回路、６−１〜２，８，９…比較回路
（ＣＭＰ）、６−３，１１…ＯＲ回路，６−４…セレク
タ（ＳＥＬ）、７…アドレス変換バッファ（ＴＬＢ）、
１０…ＡＮＤ回路、１２…絶対アドレスレジスタ（ＡＡ
Ｒ）、４０…実計算機、４０−１…実プロセッサ、４０
−２…実記憶装置、４１−１…仮想計算機制御テーブ
ル、４１−２…ＴＬＢエントリ判定方法、４１−３…TL
Bエントリ登録方法、４２−１〜２…仮想計算機、４３
−１〜４…仮想プロセッサ、４４−１〜４…仮想プロセ
ッサのプリフィクスレジスタ、４５−１〜２…仮想計算
機の主記憶装置。
ッサレジスタ(ＭＰＲ)、３…仮想プロセッサレジスタ
（ＶＰＲ）、４−１〜２…仮想プロセッサプリフィクス
レジスタ（ＶＰＸＲ０，ＶＰＸＲ１）、４−３…仮想プ
ロセッサ・プリフィクスレジスタスタック、５…アドレ
ス変換回路、５−１…プリフィクス変換回路、６…ＭＰ
フィールド設定回路、６−１〜２，８，９…比較回路
（ＣＭＰ）、６−３，１１…ＯＲ回路，６−４…セレク
タ（ＳＥＬ）、７…アドレス変換バッファ（ＴＬＢ）、
１０…ＡＮＤ回路、１２…絶対アドレスレジスタ（ＡＡ
Ｒ）、４０…実計算機、４０−１…実プロセッサ、４０
−２…実記憶装置、４１−１…仮想計算機制御テーブ
ル、４１−２…ＴＬＢエントリ判定方法、４１−３…TL
Bエントリ登録方法、４２−１〜２…仮想計算機、４３
−１〜４…仮想プロセッサ、４４−１〜４…仮想プロセ
ッサのプリフィクスレジスタ、４５−１〜２…仮想計算
機の主記憶装置。
Claims (4)
- 【請求項１】仮想計算機の論理アドレスを保持する手段
と、仮想計算機の論理アドレスを実計算機の絶対アドレ
スに変換する変換対を保持するアドレス変換バッファ(T
LB)と、仮想計算機の実アドレスを仮想計算機の絶対ア
ドレスに変換するプリフィクス変換手段と、仮想計算機
の論理アドレスを仮想計算機の実アドレスに変換するア
ドレス変換手段と、主記憶装置を参照する絶対アドレス
を保持する手段とを有するアドレス変換装置において、 仮想計算機が複数台の仮想プロセッサからなるマルチプ
ロセッサ構成で、各仮想計算機を識別しさらに仮想プロ
セッサ間で共通な領域に対するエントリであるか否かを
示す値を格納するマルチプロセッサフィールドと、マル
チプロセッサを構成する各仮想プロセッサを識別する値
を格納する仮想プロセッサフィールドとを前記ＴＬＢに
追加し、 各仮想プロセッサのプリフィクス値を保持する手段と、
該保持手段によって保持されたプリフィクス値と前記プ
リフィクス変換手段によって求められた絶対アドレスと
を比較する手段と、該比較手段の比較結果によって前記
マルチプロセッサフィールドに各仮想計算機を識別しさ
らに仮想プロセッサ間で共通な領域に対するエントリで
あるか否かを示す値を設定する手段とを備えることを特
徴とする仮想計算機のアドレス変換装置。 - 【請求項２】現在走行している仮想計算機を識別する値
と、現在走行している仮想プロセッサを識別する値とを
保持する手段と、仮想計算機を識別する値と前記ＴＬＢ
のマルチプロセッサフィールドを比較する手段及び仮想
プロセッサを識別する値と前記ＴＬＢの仮想プロセッサ
フィールドを比較する手段と、前記ＴＬＢエントリの有
効あるいは無効を判定する手段とをさらに備えることを
特徴とする請求項１の仮想計算機のアドレス変換装置。 - 【請求項３】仮想計算機の論理アドレスを実計算機の絶
対アドレスに変換するアドレス変換方法において、 アドレス変換手段及びプリフィクス変換手段により仮想
計算機の論理アドレスを仮想計算機の絶対アドレスに変
換し、 各仮想プロセッサ毎のプリフィクス値と絶対アドレスを
比較し、 該比較結果により両者が不一致の場合、仮想計算機を識
別しさらに仮想プロセッサ間で共通な領域に対するエン
トリであることを示す値をＴＬＢに登録し、両者が一致
した場合、仮想プロセッサ間で共通な領域に対するエン
トリでないことを示す値をＴＬＢに登録する仮想計算機
のアドレス変換方法。 - 【請求項４】現在走行している仮想計算機を識別する値
とＴＬＢのマルチプロセッサフィールドを比較し、 現在走行している仮想プロセッサを識別する値とＴＬＢ
の仮想プロセッサフィールドを比較し、 仮想計算機を識別する値とＴＬＢのマルチプロセッサフ
ィールドが一致した時、及び仮想計算機を識別する値と
ＴＬＢのマルチプロセッサフィールドが不一致でかつ仮
想プロセッサを識別する値とＴＬＢの仮想プロセッサフ
ィールドが一致したときにＴＬＢのエントリを有効とす
る請求項３の仮想計算機のアドレス変換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165357A JPH0512126A (ja) | 1991-07-05 | 1991-07-05 | 仮想計算機のアドレス変換装置及びアドレス変換方法 |
| US07/909,308 US5437016A (en) | 1991-07-05 | 1992-07-06 | Apparatus and method for translating logical addresses for virtual machines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165357A JPH0512126A (ja) | 1991-07-05 | 1991-07-05 | 仮想計算機のアドレス変換装置及びアドレス変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512126A true JPH0512126A (ja) | 1993-01-22 |
Family
ID=15810833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165357A Pending JPH0512126A (ja) | 1991-07-05 | 1991-07-05 | 仮想計算機のアドレス変換装置及びアドレス変換方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5437016A (ja) |
| JP (1) | JPH0512126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503115A (ja) * | 2006-09-22 | 2010-01-28 | インテル コーポレイション | 仮想マシン環境におけるゲスト間での情報の共有 |
| JP5412504B2 (ja) * | 2009-02-17 | 2014-02-12 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
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|---|---|---|---|---|
| JP2974526B2 (ja) * | 1992-12-18 | 1999-11-10 | 富士通株式会社 | データ転送処理方法及びデータ転送処理装置 |
| US6427162B1 (en) * | 1996-05-02 | 2002-07-30 | Sun Microsystems, Inc. | Separate code and data contexts: an architectural approach to virtual text sharing |
| US5956754A (en) * | 1997-03-03 | 1999-09-21 | Data General Corporation | Dynamic shared user-mode mapping of shared memory |
| JPH11296381A (ja) * | 1998-04-08 | 1999-10-29 | Matsushita Electric Ind Co Ltd | 仮想マシン及びコンパイラ |
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| EP1182568A3 (en) * | 2000-08-21 | 2004-07-21 | Texas Instruments Incorporated | TLB operation based on task-id |
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| US7073044B2 (en) | 2001-03-30 | 2006-07-04 | Intel Corporation | Method and apparatus for sharing TLB entries |
| US6728858B2 (en) | 2001-03-30 | 2004-04-27 | Intel Corporation | Method and apparatus including heuristic for sharing TLB entries |
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| EP1736887A3 (fr) * | 2005-05-31 | 2009-04-22 | Stmicroelectronics Sa | Repertoire de pages memoire |
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| JP4744480B2 (ja) * | 2007-05-30 | 2011-08-10 | 株式会社日立製作所 | 仮想計算機システム |
| US9830275B2 (en) * | 2015-05-18 | 2017-11-28 | Imagination Technologies Limited | Translation lookaside buffer |
Family Cites Families (10)
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| US4456954A (en) * | 1981-06-15 | 1984-06-26 | International Business Machines Corporation | Virtual machine system with guest architecture emulation using hardware TLB's for plural level address translations |
| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| JPS61206057A (ja) * | 1985-03-11 | 1986-09-12 | Hitachi Ltd | アドレス変換装置 |
| JPH0658650B2 (ja) * | 1986-03-14 | 1994-08-03 | 株式会社日立製作所 | 仮想計算機システム |
| US4843541A (en) * | 1987-07-29 | 1989-06-27 | International Business Machines Corporation | Logical resource partitioning of a data processing system |
| JPH01255945A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | 仮想計算機におけるアドレス変換装置 |
| JPH0293952A (ja) * | 1988-09-30 | 1990-04-04 | Hitachi Ltd | 仮想計算機システム |
| US5230069A (en) * | 1990-10-02 | 1993-07-20 | International Business Machines Corporation | Apparatus and method for providing private and shared access to host address and data spaces by guest programs in a virtual machine computer system |
-
1991
- 1991-07-05 JP JP3165357A patent/JPH0512126A/ja active Pending
-
1992
- 1992-07-06 US US07/909,308 patent/US5437016A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5437016A (en) | 1995-07-25 |
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