JPH04354039A

JPH04354039A - アドレス変換装置

Info

Publication number: JPH04354039A
Application number: JP3155361A
Authority: JP
Inventors: Toshiyuki Hattori; 俊幸服部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-05-31
Filing date: 1991-05-31
Publication date: 1992-12-08
Anticipated expiration: 2016-07-23
Also published as: FR2677147B1; US5386530A; FR2677147A1; JP3190700B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に仮想アドレスを実アドレスに変換するアドレス変換装
置に関する。

【０００２】

【従来の技術】従来のこのような仮想アドレスを物理的
な実アドレスに変換するアドレス変換装置に関連する装
置の詳細は例えば特開昭４８−１７２２４号公報（米国
特許第１５８１８０号）に記載されており、概略は次の
通りである。

【０００３】１つのＣＰＵまたは複数のＣＰＵによって
実行される幾つかのプログラムが１つのメモリを共有し
得るようにするために、通常実際の主記憶よりも容量の
大きな仮想記憶と呼ばれる記憶がシステムによってアド
レスされうる記憶として提供される。

【０００４】仮想記憶は一定のバイトを含むページに分
割され、主記憶も同数のバイトを含むページに分割され
、仮想記憶のページは主記憶のページへ不規則に配置し
、必要に応じて交換することが可能である。

【０００５】ページの不規則な配置は、各ページの実際
のロケーションすなわち実ロケーションを示すページテ
ーブルの構成を必要とする。

【０００６】ページテーブルは主記憶内に保持され、プ
ログラムの仮想アドレスを必要なページの実アドレスす
なわち主記憶における実ロケーションへ翻訳するのに用
いられる。

【０００７】しかしながら、この仮想アドレスから実ア
ドレスへの翻訳を主記憶の必要とするデータを読み出す
度に行うと、主記憶の参照頻度が多くなる。

【０００８】そこで、この問題の解決の為にＣＰＵ内に
ＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅ　
　Ｂｕｆｆｅｒ）と呼ばれる高速のバッファメモリを持
っている。

【０００９】ＴＬＢを使用すると、仮想アドレスが供給
されたとき、若し対応する実アドレスをＴＬＢが含んで
いれば、それから正しい実アドレスが出力され、主記憶
のアクセスに供される。また、実アドレスをＴＬＢが含
んでいなければ、主記憶のページテーブルを参照して仮
想アドレスから実アドレスへの翻訳を行った後、この実
アドレスがＴＬＢに登録される。従って、その後再び同
じ仮想アドレスを供給するとＴＬＢは対応する実アドレ
スを含むので、その実アドレスを用いて主記憶がアクセ
スされる。

【００１０】図５は従来のこの種のアドレス変換装置の
ブロック図であり、レジスタ１とテーブル２と比較器３
とで構成されている。

【００１１】レジスタ１は、被変換アドレスである仮想
アドレス（上位のビット列の要素ａと下位のビット列の
要素ｂとで構成されている）を保持するレジスタである
。テーブル２は、レジスタ１から信号線１０１に出力さ
れた仮想アドレスの要素ｂを番地として仮想アドレスの
要素（要素ａに相当する要素）と実アドレスとの変換対
を記憶するメモリである。比較器３は、テーブル２から
信号線１０３に読み出された仮想アドレスの要素と、レ
ジスタ１から信号線１０２に出力された仮想アドレスの
要素ａとを比較することにより、レジスタ１に保持され
た仮想アドレスがテーブル２に登録されているか否かを
検出するものである。

【００１２】レジスタ１に仮想アドレスａ＋ｂがセット
されると、その仮想アドレスの要素ｂが信号線１０１に
よって番地としてテーブル２に与えられ、テーブル２の
その番地に格納された仮想アドレスの要素と実アドレス
との変換対が信号線１０３，１０４に読み出される。比
較器３は信号線１０２によるレジスタ１の出力ａと信号
線１０３によるテーブル２の出力とを比較することによ
り、レジスタ１に保持された仮想アドレスがテーブル２
に登録されているか否かを検出する。その結果、登録さ
れていれば、信号線１０４に出力されている実アドレス
が、レジスタ１中の仮想アドレスａ＋ｂに対応して正し
く変換された実アドレスとなり、これを用いて主記憶が
アクセスされる。

【００１３】

【発明が解決しようとする課題】従来は上述したような
構成によって仮想アドレスを実アドレスに変換していた
が、変換後の実アドレスが大容量のメモリで構成したテ
ーブル２から出力されるので、仮想アドレスから実アド
レスへのアドレス変換に要する時間は、最低でも、テー
ブル２を構成するメモリのアクセスタイム分だけ必要に
なるという問題点があった。

【００１４】そこで本発明の目的は、変換結果の実アド
レスをより一層短時間で得ることができるアドレス変換
装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明のアドレス変換装
置は、上記の目的を達成するために、以下の（Ａ），（
Ｂ），（Ｃ），（Ｄ）の何れかの構成を採用している。

【００１６】（Ａ）仮想アドレス（ａ＋ｂ）を実アドレ
スに変換する情報処理装置におけるアドレス変換装置に
おいて、仮想アドレス（ａ＋ｂ）を格納する第１のレジ
スタと、この第１のレジスタに格納された仮想アドレス
の要素（ｂ）を番地として、仮想アドレスと実アドレス
との変換対を格納する第１のテーブルと、この第１のテ
ーブルから読み出された仮想アドレスと前記第１のレジ
スタに格納された仮想アドレスの要素（ａ）とを比較す
る第１の比較器と、前記第１のテーブルの番地とその番
地に格納されている実アドレスとの対を格納する第２の
レジスタと、この第２のレジスタに格納されている前記
第１のテーブルの番地と前記第１のレジスタに格納され
ている仮想アドレスの要素（ｂ）とを比較する第２の比
較器と、前記第１の比較器と前記第２の比較器との比較
結果に基づき前記第１のレジスタに格納された仮想アド
レスが対応する実アドレスに変換されて前記第２のレジ
スタから出力されていることを検出する第１のゲートと
、前記第１の比較器と前記第２の比較器との比較結果に
基づき前記第１のレジスタに格納されている仮想アドレ
スに対応する実アドレスが前記第１のテーブルには存在
するが前記第２のレジスタには存在しないことを検出す
る第２のゲートとを備え、且つ、この第２のゲートの検
出出力によって前記第１のテーブルの番地とその番地に
格納されている実アドレスとの対を前記第２のレジスタ
に格納する構成。

【００１７】（Ｂ）上記の（Ａ）の構成中の第２のレジ
スタの代わりに第２のテーブルを使用した構成。即ち、
仮想アドレス（ａ＋ｂ１＋ｂ２）を実アドレスに変換す
る情報処理装置におけるアドレス変換装置において、仮
想アドレス（ａ＋ｂ１＋ｂ２）を格納する第１のレジス
タと、この第１のレジスタに格納された仮想アドレスの
要素（ｂ１＋ｂ２）を番地として、仮想アドレスと実ア
ドレスとの変換対を格納する第１のテーブルと、この第
１のテーブルから読み出された仮想アドレスと前記第１
のレジスタに格納された仮想アドレスの要素（ａ）とを
比較する第１の比較器と、前記第１のテーブルよりも小
容量且つ高速であり、前記第１のテーブルの番地とその
番地に格納されている実アドレスとの対を前記第１のテ
ーブルに格納されている仮想アドレスの要素（ｂ２）を
番地として格納する第２のテーブルと、この第２のテー
ブルから読み出された前記第１のテーブルの番地と前記
第１のレジスタに格納されている仮想アドレスの要素（
ｂ１）とを比較する第３の比較器と、前記第１の比較器
と前記第３の比較器との比較結果に基づき前記第１のレ
ジスタに格納された仮想アドレスが対応する実アドレス
に変換されて前記第２のテーブルから読み出されている
ことを検出する第１のゲートと、前記第１の比較器と前
記第３の比較器との比較結果に基づき前記第１のレジス
タに格納されている仮想アドレスに対応する実アドレス
が前記第１のテーブルには存在するが前記第２のテーブ
ルには存在しないことを検出する第２のゲートとを備え
、且つ、この第２のゲートの検出出力によって前記第１
のテーブルの番地とその番地に格納されている実アドレ
スとの対を前記第２のテーブルに格納する構成。

【００１８】（Ｃ）上記の（Ａ）の第２のレジスタと（
Ｂ）の第２のテーブルとを合わせ有する構成。即ち、仮
想アドレス（ａ＋ｂ１＋ｂ２）を実アドレスに変換する
情報処理装置におけるアドレス変換装置において、仮想
アドレス（ａ＋ｂ１＋ｂ２）を格納する第１のレジスタ
と、この第１のレジスタに格納された仮想アドレスの要
素（ｂ１＋ｂ２）を番地として、仮想アドレスと実アド
レスとの変換対を格納する第１のテーブルと、この第１
のテーブルから読み出された仮想アドレスと前記第１の
レジスタに格納された仮想アドレスの要素（ａ）とを比
較する第１の比較器と、前記第１のテーブルよりも小容
量且つ高速であり、前記第１のテーブルの番地とその番
地に格納されている実アドレスとの対を前記第１のテー
ブルに格納されている仮想アドレスの要素（ｂ２）を番
地として格納する第２のテーブルと、この第２のテーブ
ルから読み出された前記第１のテーブルの番地と前記第
１のレジスタに格納されている仮想アドレスの要素（ｂ
１）とを比較する第３の比較器と、前記第１のテーブル
の番地とその番地に格納されている実アドレスとの対を
格納する第２のレジスタと、この第２のレジスタに格納
されている前記第１のテーブルの番地と前記第１のレジ
スタに格納されている仮想アドレスの要素（ｂ１＋ｂ２
）とを比較する第２の比較器と、前記第２の比較器また
は前記第３の比較器の比較結果に基づき、前記第２のテ
ーブルから読み出された実アドレス，前記第２のレジス
タから出力された実アドレスの一方を選択して出力する
第１のセレクタと、前記第１の比較器と前記第２の比較
器と前記第３の比較器の比較結果に基づき前記第１のレ
ジスタに格納された仮想アドレスが対応する実アドレス
に変換されて前記第１のセレクタから出力されているこ
とを検出する第１のゲートと、前記第１の比較器と前記
第２の比較器と前記第３の比較器との比較結果に基づき
前記第１のレジスタに格納されている仮想アドレスに対
応する実アドレスが前記第１のテーブルには存在するが
前記第２のテーブルにも前記第２のレジスタにも存在し
ないことを検出する第２のゲートとを備え、且つ、この
第２のゲートの検出出力によって、前記第１のテーブル
の番地とこの番地に格納されている実アドレスとの対を
前記第２のテーブルに格納すると同時に、前記第２のテ
ーブルから前記第１のレジスタに格納された仮想アドレ
スの要素（ｂ２）を番地として読み出されている前記第
１のテーブルの番地と実アドレスとを前記第２のレジス
タに格納する構成。

【００１９】（Ｄ）上記（Ｃ）の構成における第２のレ
ジスタと第２のテーブルとの位置を逆にした構成。即ち
、仮想アドレス（ａ＋ｂ１＋ｂ２）を実アドレスに変換
する情報処理装置におけるアドレス変換装置において、
仮想アドレス（ａ＋ｂ１＋ｂ２）を格納する第１のレジ
スタと、この第１のレジスタに格納された仮想アドレス
の要素（ｂ１＋ｂ２）を番地として、仮想アドレスと実
アドレスとの変換対を格納する第１のテーブルと、この
第１のテーブルから読み出された仮想アドレスと前記第
１のレジスタに格納された仮想アドレスの要素（ａ）と
を比較する第１の比較器と、前記第１のテーブルよりも
小容量且つ高速であり、前記第１のテーブルの番地とそ
の番地に格納されている実アドレスとの対を前記第１の
テーブルに格納されている仮想アドレスの要素（ｂ２）
を番地として格納する第２のテーブルと、この第２のテ
ーブルから読み出された前記第１のテーブルの番地と前
記第１のレジスタに格納されている仮想アドレスの要素
（ｂ１）とを比較する第３の比較器と、前記第１のテー
ブルの番地とその番地に格納されている実アドレスとの
対を格納する第２のレジスタと、この第２のレジスタに
格納されている前記第１のテーブルの番地と前記第１の
レジスタに格納されている仮想アドレスの要素（ｂ１＋
ｂ２）とを比較する第２の比較器と、前記第２の比較器
または前記第３の比較器の比較結果に基づき、前記第２
のテーブルから読み出された実アドレス，前記第２のレ
ジスタから出力された実アドレスの一方を選択して出力
する第１のセレクタと、前記第１の比較器と前記第２の
比較器と前記第３の比較器の比較結果に基づき前記第１
のレジスタに格納された仮想アドレスが対応する実アド
レスに変換されて前記第１のセレクタから出力されてい
ることを検出する第１のゲートと、前記第１の比較器と
前記第２の比較器と前記第３の比較器との比較結果に基
づき前記第１のレジスタに格納されている仮想アドレス
に対応する実アドレスが前記第１のテーブルには存在す
るが前記第２のテーブルにも前記第２のレジスタにも存
在しないことを検出する第２のゲートとを備え、且つ、
この第２のゲートの検出出力によって、前記第１のテー
ブルの番地とこの番地に格納されている実アドレスとの
対を前記第２のレジスタに格納すると同時に、前記第２
のレジスタから読み出されている前記第１のテーブルの
番地と実アドレスとを前記第２のテーブルに格納する構
成。

【００２０】

【作用】上記（Ａ）の構成のアドレス変換装置において
は、被変換対象となる仮想アドレス（ａ＋ｂ）が第１の
レジスタに格納されると、仮想アドレスの要素（ｂ）を
番地として仮想アドレスと実アドレスとの変換対を格納
する第１のテーブルの読み出しが開始されると共に、第
１のテーブルの番地とこの番地に格納されている実アド
レスとの対を格納する第２のレジスタの読み出しが行わ
れる。そして、第１の比較器によって、第１のテーブル
から読み出された仮想アドレスと第１のレジスタに格納
された仮想アドレスの要素（ａ）とが比較され、第２の
比較器によって第２のレジスタに格納されている第１の
テーブルの番地と第１のレジスタに格納されている仮想
アドレスの要素（ｂ）とが比較される。

【００２１】そして、第１の比較器と第２の比較器との
比較結果が共に一致を示す場合、第１のレジスタに格納
された仮想アドレスが対応する実アドレスに変換されて
第２のレジスタから出力されていることになり、そのこ
とが第１のゲートで検出される。

【００２２】また、第２のゲートによって、第１の比較
器と第２の比較器との比較結果に基づき第１のレジスタ
に格納されている仮想アドレスに対応する実アドレスが
第１のテーブルには存在するが第２のレジスタには存在
しないことが検出されると、第１のテーブルの番地とこ
の番地に格納されている実アドレスとの対が第２のレジ
スタに格納される。

【００２３】上記（Ｂ）の構成のアドレス変換装置にお
いては、被変換対象となる仮想アドレス（ａ＋ｂ１＋ｂ
２）が第１のレジスタに格納されると、仮想アドレスの
要素（ｂ１＋ｂ２）を番地として仮想アドレスと実アド
レスとの変換対を格納する第１のテーブルの読み出しが
開始されると共に、第１のテーブルの番地とこの番地に
格納されている実アドレスとの対を第１のテーブルに格
納されている仮想アドレスの要素（ｂ２）を番地として
格納する第２のテーブルの読み出しが開始される。そし
て、第１の比較器によって、第１のテーブルから読み出
された仮想アドレスと第１のレジスタに格納された仮想
アドレスの要素（ａ）とが比較され、第３の比較器によ
って、第２のテーブルから読み出された第１のテーブル
の番地と第１のレジスタに格納されている仮想アドレス
の要素（ｂ１）とが比較される。

【００２４】そして、第１の比較器と第３の比較器との
比較結果が共に一致を示す場合、第１のレジスタに格納
された仮想アドレスが対応する実アドレスに変換されて
第２のテーブルから読み出されていることになり、その
ことが第１のゲートによって検出される。

【００２５】また、第２のゲートによって、第１の比較
器と第３の比較器との比較結果に基づき第１のレジスタ
に格納されている仮想アドレスに対応する実アドレスが
第１のテーブルには存在するが第２のテーブルには存在
しないことが検出されると、第１のテーブルの番地とこ
の番地に格納されている実アドレスとの対が第２のテー
ブルに格納される。

【００２６】構成（Ｃ）のアドレス変換装置においては
、被変換対象の仮想アドレス（ａ＋ｂ１＋ｂ２）が第１
のレジスタに格納されると、仮想アドレスの要素（ｂ１
＋ｂ２）を番地として仮想アドレスと実アドレスとの変
換対を格納する第１のテーブルの読み出し，第１のテー
ブルの番地とその番地に格納されている実アドレスとの
対を第１のテーブルに格納されている仮想アドレスの要
素（ｂ２）を番地として格納する第２のテーブルの読み
出し，第１のテーブルの番地とその番地に格納されてい
る実アドレスとの対を格納する第２のレジスタの読み出
しが行われる。そして、第１の比較器によって、第１の
テーブルから読み出された仮想アドレスと第１のレジス
タに格納された仮想アドレスの要素（ａ）とが比較され
、第３の比較器によって、第２のテーブルから読み出さ
れた第１のテーブルの番地と第１のレジスタに格納され
ている仮想アドレスの要素（ｂ１）とが比較され、第２
の比較器によって、第２のレジスタに格納されている第
１のテーブルの番地と第１のレジスタに格納されている
仮想アドレスの要素（ｂ１＋ｂ２）とが比較される。

【００２７】そして、第１のセレクタによって、第２の
比較器または第３の比較器の比較結果に基づき、第２の
テーブルから読み出された実アドレス，第２のレジスタ
から出力された実アドレスの一方が選択され出力される
。

【００２８】ここで、第１の比較器が一致を示し且つ第
２の比較器または第３の比較器の何れか一方が一致を示
す場合、第１のレジスタに格納された仮想アドレスが対
応する実アドレスに変換されて第１のセレクタから出力
されていることになり、そのことが第１のゲートによっ
て検出される。

【００２９】また、第２のゲートによって、第１の比較
器と第２の比較器と第３の比較器との比較結果に基づき
第１のレジスタに格納されている仮想アドレスに対応す
る実アドレスが第１のテーブルには存在するが第２のテ
ーブルにも第２のレジスタにも存在しないことが検出さ
れると、第１のテーブルの番地とこの番地に格納されて
いる実アドレスとの対が第２のテーブルに格納されると
同時に、第２のテーブルから第１のレジスタに格納され
た仮想アドレスの要素（ｂ２）を番地として読み出され
ている第１のテーブルの番地と実アドレスとが第２のレ
ジスタに格納される。

【００３０】上記（Ｄ）の構成のアドレス変換装置にお
いては、変換対象の仮想アドレス（ａ＋ｂ１＋ｂ２）が
第１のレジスタに格納されると、仮想アドレスの要素（
ｂ１＋ｂ２）を番地として仮想アドレスと実アドレスと
の変換対を格納する第１のテーブルの読み出し、第１の
テーブルの番地とその番地に格納されている実アドレス
との対を第１のテーブルに格納されている仮想アドレス
の要素（ｂ２）を番地として格納する第２のテーブルの
読み出し、第１のテーブルの番地とその番地に格納され
ている実アドレスとの対を格納する第２のレジスタの読
み出しが行われる。そして、第１の比較器によって、第
１のテーブルから読み出された仮想アドレスと第１のレ
ジスタに格納された仮想アドレスの要素（ａ）とが比較
され、第３の比較器によって、第２のテーブルから読み
出された第１のテーブルの番地と第１のレジスタに格納
されている仮想アドレスの要素（ｂ１）とが比較され、
第２の比較器によって、第２のレジスタに格納されてい
る第１のテーブルの番地と第１のレジスタに格納されて
いる仮想アドレスの要素（ｂ１＋ｂ２）とが比較される
。

【００３１】そして、第１のセレクタによって、第２の
比較器または第３の比較器の比較結果に基づき、第２の
テーブルから読み出された実アドレス，第２のレジスタ
から出力された実アドレスの一方が選択されて出力され
る。

【００３２】ここで、第１の比較器が一致を示し且つ第
２の比較器または第３の比較器が一致を示す場合、第１
のレジスタに格納された仮想アドレスが対応する実アド
レスに変換されて第１のセレクタから出力されているこ
とになり、そのことが第１のゲートで検出される。

【００３３】また、第２のゲートによって、第１の比較
器と第２の比較器と第３の比較器との比較結果に基づき
第１のレジスタに格納されている仮想アドレスに対応す
る実アドレスが第１のテーブルには存在するが第２のテ
ーブルにも第２のレジスタにも存在しないことが検出さ
れると、第１のテーブルの番地とこの番地に格納されて
いる実アドレスとの対が第２のレジスタに格納されると
同時に、第２のレジスタから読み出されている前記第１
のテーブルの番地と実アドレスとが第２のテーブルに格
納される。

【００３４】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。

【００３５】図１を参照すると、本発明の一実施例のア
ドレス変換装置は、レジスタ１と、テーブル２と、比較
器３と、レジスタ４と、比較器５と、ゲート６と、ゲー
ト７と、信号線１０１〜１１０とで構成されている。

【００３６】レジスタ１は、被変換アドレスである仮想
アドレス（上位のビット列の要素ａと下位のビット列の
要素ｂとで構成されている）を保持するレジスタであり
、その仮想アドレスの要素ｂは信号線１０１に出力され
、要素ａは信号線１０２に出力される。

【００３７】テーブル２は、信号線１０１によって取り
出されたレジスタ１中の仮想アドレスの要素ｂを番地と
して仮想アドレスの要素（要素ａに相当する要素）と実
アドレスとの変換対を記憶する大容量メモリである。こ
のテーブル２からは、変換対のうち仮想アドレスの要素
が信号線１０３に、実アドレスが信号線１０４にそれぞ
れ出力される。

【００３８】比較器３は、テーブル２から信号線１０３
に仮想アドレスの要素が出力されることにより、その仮
想アドレスの要素と信号線１０２に出力されているレジ
スタ１中の仮想アドレスの要素ａとを比較し、レジスタ
１中の仮想アドレスがテーブル２に登録されているか否
かを検出する部分である。比較器３の比較結果は信号線
１０５に出力される。

【００３９】レジスタ４は、テーブル２の番地とその番
地に格納されている実アドレスとの対を記憶するレジス
タであり、信号線１０１，１０４がその入力側に接続さ
れ、出力は信号線１０６，１０７によって取り出される
。

【００４０】比較器５は、信号線１０６に出力された内
容（レジスタ４に保持されているテーブル２の番地）と
信号線１０１に出力されたレジスタ１中の仮想アドレス
の要素ｂ（今回、テーブル２に入力された番地と同じ）
とを比較することによって、レジスタ４に保持されてい
るテーブル２の番地が今回アクセスされたか否か、すな
わち信号線１０７に出力されている実アドレスがテーブ
ル２から信号線１０４に読み出されている実アドレスに
一致しているか否かを検出する部分である。比較器５の
比較結果は信号線１０８に出力される。

【００４１】ゲート６は、比較器３の比較結果と比較器
５の比較結果との論理積をとるゲートである。このゲー
ト６の出力は、テーブル２に必要とする実アドレスが登
録されており且つレジスタ４にもその実アドレスが登録
されている場合、論理“１”となり、信号線１０９に出
力される。

【００４２】ゲート７は、比較器３の比較結果と比較器
５の比較結果の否定値との論理積をとるゲートである。このゲート７の出力は、テーブル２に必要とする実アド
レスが登録されているが、レジスタ４にその実アドレス
は登録されていない場合、論理“１”となり、信号線１
１０に出力される。信号線１１０に論理“１”が出力さ
れると、信号線１０１上の要素ｂ（テーブル２の番地）
と、その番地から読み出されている信号線１０４上の実
アドレスとがレジスタ４にセットされる。

【００４３】次に、図１に示した実施例の動作を説明す
る。

【００４４】レジスタ１に仮想アドレスａ＋ｂがセット
されると、その仮想アドレスの要素ｂが信号線１０１に
よって番地としてテーブル２に与えられると共に、レジ
スタ４および比較器５に与えられる。また、要素ａが信
号線１０２によって比較器３に与えられる。

【００４５】比較器５は、与えられた仮想アドレスの要
素ｂすなわちテーブル２の番地とレジスタ４に保持され
信号線１０６に出力されているテーブル２の番地とを比
較し、その比較結果を信号線１０８に出力する。

【００４６】他方、テーブル２は、与えられた番地に格
納された仮想アドレスの要素と実アドレスとの変換対を
信号線１０３，１０４に読み出し、比較器３は信号線１
０２によるレジスタ１の出力ａと信号線１０３によるテ
ーブル２の出力とを比較し、その比較結果を信号線１０
５に出力する。

【００４７】ここで、比較器３の比較結果が一致を示し
、且つ、比較器５の比較結果も一致を示す場合、即ち、
テーブル２に必要とする実アドレスが登録されており且
つレジスタ４にもその実アドレスが登録されていた場合
、信号線１０７に出力されたレジスタ４中の実アドレス
が求める実アドレスとなり、信号線１０９上のゲート６
の出力はそのことを示す論理“１”となる。ここで、テ
ーブル２よりもレジスタ４の方が高速であるため、テー
ブル２から信号線１０４に実アドレスが出力されるより
も早く信号線１０７に実アドレスが出力されることにな
り、その分、高速なアドレス変換が可能になる。

【００４８】他方、比較器３の比較結果が一致を示し、
且つ、比較器５の比較結果が不一致を示す場合、即ち、
テーブル２に必要とする実アドレスが登録されているが
、レジスタ４にはその実アドレスが登録されていない場
合、信号線１１０上のゲート７の出力はそのことを示す
論理“１”となる。よって、テーブル２から信号線１０
４に出力された実アドレスと信号線１０１上の要素ｂ（
テーブル２の番地）とがレジスタ４にセットされる。このときのアドレス変換結果は、信号線１０４に出力さ
れレジスタ４にセットされた実アドレスとなる。

【００４９】なお、比較器３，５の双方が比較不一致を
示す場合には、従来と同様にページテーブルを用いたア
ドレス変換が行われ、その結果がテーブル２に登録され
る。このとき、信号線１１０上のゲート７の出力は論理
“１”にならないので、レジスタ４に保持された番地と
実アドレスとの対はそのまま保存される。

【００５０】このように図１の実施例によれば、レジス
タ４に必要な実アドレスが存在するとき高速なアドレス
変換が可能となる。しかも、レジスタ４には仮想アドレ
スの信号線１０２に対応する要素ａの全てを登録する必
要はないのでハードウェア量としても小さくできる。

【００５１】図２を参照すると、本発明の別の実施例の
アドレス変換装置は、レジスタ１と、テーブル２と、比
較器３と、テーブル８と、比較器９と、ゲート６と、ゲ
ート７と、信号線１０１，１０１−１，１０１−２，１
０２〜１０５，１０９〜１１３とで構成されている。

【００５２】レジスタ１，テーブル２，比較器３は、図
１の実施例におけるものと同様のものである。なお、レ
ジスタ１に格納される仮想アドレスは上記のビット列の
要素ａと、その下位のビット列の要素ｂ１と、更にその
下位のビット例の要素ｂ２（ｂ１＋ｂ２＝ｂ）とで構成
されている。

【００５３】テーブル８は、信号線１０１によってテー
ブル２に与えられている番地（レジスタ１中の仮想アド
レスの要素ｂ１＋ｂ２に相当する）の一部（要素ｂ２に
相当する）を信号線１０１−１によって番地として与え
られ、その番地に、テーブル２の番地の一部（要素ｂ１
に相当する）とその番地に格納されている実アドレスと
の対を記憶するテーブルである。テーブル８はテーブル
２より高速且つ小容量なレジスタファイルまたはメモリ
で構成される。

【００５４】比較器９は、テーブル８からテーブル２の
番地の一部が信号線１１１に読み出されると、それと、
レジスタ１の出力の一部であってテーブル２の番地の残
りの一部となっている信号線１０１−２上の内容とを比
較することによって、テーブル８に登録されているテー
ブル２の番地が今回アクセスされたか否か、すなわち信
号線１１２に出力されている実アドレスがテーブル２か
ら信号線１０４に読み出されている実アドレスに一致し
ているか否かを検出する部分である。比較器９の比較結
果は信号線１１３に出力される。

【００５５】なお、図２においては、ゲート６は、比較
器３の比較結果と比較器９の比較結果との論理積をとる
。このゲート６の出力は、テーブル２に必要とする実ア
ドレスが登録されており且つテーブル８にもその実アド
レスが登録されている場合、論理“１”となり、信号線
１０９に出力される。また、ゲート７は、比較器３の比
較結果と比較器９の比較結果の否定値との論理積をとる
。このゲート７の出力は、テーブル２に必要とする実ア
ドレスが登録されているが、テーブル８にその実アドレ
スは登録されていない場合、論理“１”となり、信号線
１１０に出力される。信号線１１０に論理“１”が出力
されると、信号線１０１−２上の要素ｂ１（テーブル２
の番地の一部）と、その番地から読み出されている信号
線１０４上の実アドレスとが、信号線１０１−１が示す
テーブル８の番地に格納される。

【００５６】次に、図２に示した実施例の動作を説明す
る。

【００５７】レジスタ１に仮想アドレスａ＋ｂ１＋ｂ２
がセットされると、その要素ａが信号線１０２によって
比較器３に、その要素ｂ１＋ｂ２が信号線１０１によっ
て番地としてテーブル２に、その要素ｂ１が信号線１０
１−２によってテーブル８および比較器９に、その要素
ｂ２が信号線１０１−１によって番地としてテーブル８
に、それぞれ与えられる。

【００５８】テーブル２は、信号線１０１によって与え
られた番地に格納された仮想アドレスの要素と実アドレ
スとの変換対を信号線１０３，１０４に読み出し、比較
器３は信号線１０２によるレジスタ１の出力ａと信号線
１０３によるテーブル２の出力とを比較し、その比較結
果を信号線１０５に出力する。

【００５９】テーブル８は、信号線１０１−１によって
与えられた番地に格納されたテーブル２の番地の一部（
要素ｂ１に相当する部分）と実アドレスとの対を信号線
１１１，１１２に読み出し、比較器９は信号線１０１−
２によるレジスタ１の出力ｂ１と信号線１１１によるテ
ーブル８の出力とを比較し、その比較結果を信号線１１
３に出力する。

【００６０】ここで、比較器３の比較結果が一致を示し
、且つ、比較器９の比較結果も一致を示す場合、即ち、
テーブル２に必要とする実アドレスが登録されており且
つテーブル８にもその実アドレスが登録されていた場合
、テーブル８から信号線１１２に読み出された実アドレ
スが求める実アドレスとなり、信号線１０９上のゲート
６の出力はそのことを示す論理“１”となる。ここで、
テーブル２よりもテーブル８の方が高速であるため、テ
ーブル２から信号線１０４に実アドレスが出力されるよ
りも早く信号線１１２に実アドレスが出力されることに
なり、その分、高速なアドレス変換が達成できる。

【００６１】他方、比較器３の比較結果が一致を示し、
且つ、比較器９の比較結果が不一致を示す場合、即ち、
テーブル２に必要とする実アドレスが登録されているが
、テーブル８にはその実アドレスが登録されていない場
合、信号線１１０上のゲート７の出力はそのことを示す
論理“１”となる。よって、テーブル２から信号線１０
４に出力された実アドレスと信号線１０１−２上の内容
ｂ１とがテーブル８の信号線１０１−１が示す番地に格
納される。このときのアドレス変換結果は、信号線１０
４に出力されテーブル８に格納された実アドレスである
。

【００６２】なお、比較器３，５の双方が比較不一致を
示す場合には、従来と同様にページテーブルを用いたア
ドレス変換が行われ、その結果がテーブル２に登録され
る。このとき、信号線１１０上のゲート７の出力は論理
“１”にならないので、テーブル８に保持されたテーブ
ル２の番地の一部と実アドレスとの対はそのまま残され
る。

【００６３】このように図２の実施例によれば、テーブ
ル８に必要な実アドレスが存在するとき、テーブル８は
テーブル２より高速なテーブルなので、高速なアドレス
変換が可能となる。しかも、テーブル８には仮想アドレ
スの信号線１０２に対応する要素ａの全てを登録する必
要はないのでハードウェア量としても小さくできる。な
お、テーブル８は図１のレジスタ４より容量が大きいの
で、一度に多くの実アドレスを格納でき、その分、高速
なアドレス変換を行える範囲が広い。

【００６４】図３を参照すると、本発明の更に別の実施
例のアドレス変換装置は、レジスタ１と、テーブル２と
、比較器３と、テーブル８と、比較器９と、レジスタ４
と、比較器５と、セレクタ１０と、ゲート１１と、ゲー
ト１２と、信号線１０１，１０１−１，１０１−２，１
０２〜１０８，１１１〜１１７とで構成されている。

【００６５】レジスタ１，テーブル２，比較器３，レジ
スタ４，比較器５，テーブル８，比較器９は、図１また
は図２の実施例におけるものと同様のものである。

【００６６】セレクタ１０は、比較器９の比較結果が一
致を示す場合すなわちテーブル８に必要な実アドレスが
あれば信号線１１２を通じてテーブル８から出力される
実アドレスを選択して信号線１１５に出力し、不一致を
示す場合すなわちテーブル８に必要な実アドレスがなけ
れば信号線１０７側を選択するセレクタである。

【００６７】ゲート１１は、比較器５の比較結果と比較
器９の比較結果との論理和と、比較器３の比較結果との
論理積をとるゲートである。ゲート１１の出力は、必要
な実アドレスがテーブル２にあり且つテーブル８或いは
レジスタ４にもある場合に論理“１”となり、信号線１
１４上に出力される。

【００６８】ゲート１２は、比較器５の比較結果と比較
器９の比較結果との論理和の否定論理と、比較器３の比
較結果との論理積をとるゲートである。ゲート１２の出
力は、必要な実アドレスがテーブル２にあるが、テーブ
ル８にもレジスタ４にもない場合に論理“１”となり、
信号線１１７上に出力される。

【００６９】信号線１１７上に論理“１”が出力される
と、テーブル８の信号線１０１−１上の内容ｂ２に対応
する番地に、信号線１０１−２上の内容ｂ１とテーブル
２から信号線１０４に出力された実アドレスとが格納さ
れると共に、テーブル８から信号線１１１に出力されて
いる内容と信号線１０１−１に出力されている内容（両
者合わせるとテーブル２の番地になる）およびテーブル
８から信号線１１２に出力されている実アドレスがレジ
スタ４に格納される。

【００７０】次に、図３に示した実施例の動作を説明す
る。

【００７１】レジスタ１に仮想アドレスａ＋ｂ１＋ｂ２
がセットされると、その仮想アドレスの要素ａが信号線
１０２によって比較器３に、その要素ｂ１＋ｂ２が信号
線１０１によって比較器５および番地としてテーブル２
に、その要素ｂ１が信号線１０１−２によってテーブル
８および比較器９に、その要素ｂ２が信号線１０１−１
によってレジスタ４および番地としてテーブル８に、そ
れぞれ与えられる。

【００７２】テーブル２は、信号線１０１によって与え
られた仮想アドレスの要素ｂ１＋ｂ２に相当する番地に
格納された仮想アドレスの要素と実アドレスとの変換対
を信号線１０３，１０４に読み出し、比較器３は信号線
１０２による仮想アドレスの要素ａと信号線１０３によ
るテーブル２の出力とを比較し、その比較結果を信号線
１０５に出力する。

【００７３】テーブル８は、信号線１０１−１によって
与えられた仮想アドレスの要素ｂ２に相当する番地に格
納されたテーブル２の番地の一部（仮想アドレスの要素
ｂ１に相当する）と実アドレスとの対を信号線１１１，
１１２に読み出し、比較器９は信号線１０１−２による
仮想アドレスの要素ｂ１と信号線１１１によるテーブル
８の出力とを比較し、その比較結果を信号線１１３に出
力する。

【００７４】比較器５は、レジスタ４から信号線１０６
に出力される内容（テーブル２の番地であり要素ｂ１＋
ｂ２に相当する）と信号線１０１上の仮想アドレスの要
素ｂ１＋ｂ２とを比較し、その比較結果を信号線１０８
に出力する。

【００７５】ここで、比較器３および比較器５の比較結
果が共に一致を示し、且つ、比較器９の比較結果が不一
致を示す場合、即ち、必要とする実アドレスがテーブル
２にあり且つレジスタ４にもある場合、セレクタ１０は
レジスタ４から信号線１０７に出力されている実アドレ
スを選択して信号線１１５に出力し、ゲート１１は必要
な実アドレスが得られたことを示す論理“１”を信号線
１１４に出力する。

【００７６】また、比較器３および比較器９の比較結果
が共に一致を示し、且つ、比較器５の比較結果が不一致
を示す場合、即ち、必要とする実アドレスがテーブル２
にあり且つテーブル８にもある場合、セレクタ１０はテ
ーブル８から信号線１１２に出力されている実アドレス
を選択して信号線１１５に出力し、ゲート１１は必要な
実アドレスが得られたことを示す論理“１”を信号線１
１４に出力する。

【００７７】更に、比較器３の比較結果が一致を示し、
且つ、比較器９および比較器５の比較結果が不一致を示
す場合、即ち、必要とする実アドレスがテーブル２には
あるがテーブル８およびレジスタ４にはない場合、ゲー
ト１２は信号線１１７に論理“１”を出力する。これに
よって、テーブル８の信号線１０１−１上の内容ｂ２に
相当する番地に、信号線１０１−２上の内容ｂ１とテー
ブル２から信号線１０４に出力された実アドレスとが格
納されると共に、テーブル８から信号線１１１に出力さ
れている内容と信号線１０１−１に出力されている内容
（両内容合わせてテーブル２の番地となる）およびテー
ブル８から信号線１１２に出力されている実アドレスが
レジスタ４にセットされる。そして、テーブル８に上述
のようにして格納され信号線１１２に出力された実アド
レスがセレクタ１０で選択されて信号線１１５に出力さ
れ、ゲート１１から信号線１１４に論理“１”が出力さ
れる。

【００７８】なお、比較器３，５，９の何れもが比較不
一致を示す場合には、従来と同様にページテーブルを用
いたアドレス変換が行われ、その結果がテーブル２に登
録される。このとき、信号線１１７上のゲート１２の出
力は論理“１”にならないので、テーブル８，レジスタ
４に保持された番地と実アドレスとの対はそのまま残さ
れる。

【００７９】このように図３の実施例によれば、必要な
実アドレスがテーブル８またはレジスタ４にあれば、テ
ーブル８およびレジスタ４はテーブル２より高速なテー
ブルおよびレジスタなので、高速なアドレス変換が可能
となる。しかも、テーブル８およびレジスタ４には仮想
アドレスの信号線１０２に対応する部分（要素ａ）全て
を登録する必要はないのでハードウェア量としても小さ
くできる。また、図２の実施例では信号線１０１−１の
内容（要素ｂ２）が同じとなる実アドレスは１つしか格
納されなかったのに対し、図３の実施例ではレジスタ４
を含めて２つまで格納することができる。

【００８０】なお、テーブル８とレジスタ４の入れ替え
は、両方にテーブル２の番地がないときであるから、テ
ーブル８とレジスタ４に同じ番地が同時に存在すること
はない。従って、セレクタ１０は、比較器５が比較一致
を示すときに信号線１０７を選択し、比較不一致を示す
ときに信号線１１２を選択するものであっても結果は同
じである。

【００８１】図４を参照すると、本発明のまた更に別の
実施例のアドレス変換装置は、レジスタ１と、テーブル
２と、比較器３と、レジスタ４と、比較器５と、テーブ
ル８と、比較器９と、セレクタ１０と、ゲート１１と、
ゲート１２と、セレクタ１３と、信号線１０１，１０１
−１，１０１−２，１０２〜１０８，１１１〜１２０と
で構成されている。

【００８２】レジスタ１，テーブル２，比較器３，レジ
スタ４，比較器５，テーブル８，比較器９は、図１また
は図２の実施例におけるものと同様のものである。

【００８３】なお、図４においては、セレクタ１０は、
比較器５の比較結果が一致を示す場合すなわちレジスタ
４に必要な実アドレスがあれば信号線１０７を通じてレ
ジスタ４から出力される実アドレスを選択して信号線１
１５に出力し、不一致を示す場合すなわちレジスタ４に
必要な実アドレスがなければ信号線１１２を通じてテー
ブル８から出力される実アドレスを選択して信号線１１
５に出力する。

【００８４】また、ゲート１１は、比較器５の比較結果
と比較器９の比較結果との論理和と、比較器３の比較結
果との論理積をとる。ゲート１１の出力は、必要な実ア
ドレスがテーブル２にあり且つレジスタ４か或いはテー
ブル８にもある場合に論理“１”となり、信号線１１４
上に出力される。

【００８５】更に、ゲート１２は、比較器５の比較結果
と比較器９の比較結果との論理和の否定論理と、比較器
３の比較結果との論理積をとる。ゲート１２の出力は、
必要な実アドレスがテーブル２にあるが、レジスタ４に
もテーブル８にもない場合に論理“１”となり、信号線
１１７上に出力される。

【００８６】セレクタ１３は、信号線１１７上に論理“
１”が出力されている場合に信号線１１８に出力されて
いるレジスタ４の出力を選択し、論理“０”が出力され
ている場合に信号線１０１−１に出力されている仮想ア
ドレスの要素ｂ２を選択し、それぞれ信号線１２０を通
じて番地としてテーブル８に出力するセレクタである。

【００８７】なお、信号線１１７上に論理“１”が出力
されると、テーブル２の番地となっている信号線１０１
上の仮想アドレスの要素ｂ１＋ｂ２とテーブル２から信
号線１０４に出力されている実アドレスとの対がレジス
タ４に格納されると共に、レジスタ４から信号線１１９
，１０７に出力されている内容が、テーブル８のセレク
タ１３から与えられている番地（信号線１１８上の内容
）に格納される。

【００８８】次に、図４に示した実施例の動作を説明す
る。

【００８９】レジスタ１に仮想アドレスａ＋ｂ１＋ｂ２
がセットされると、その仮想アドレスの要素ａが信号線
１０２によって比較器３に、その要素ｂ１＋ｂ２が信号
線１０１によってレジスタ４，比較器５および番地とし
てテーブル２に、その要素ｂ１が信号線１０１−２によ
って比較器９に、その要素ｂ２が信号線１０１−１によ
ってセレクタ１３，信号線１２０を通じて番地としてテ
ーブル８に、それぞれ与えられる。

【００９０】テーブル２は、信号線１０１によって与え
られた仮想アドレスの要素ｂ１＋ｂ２に相当する番地に
格納された仮想アドレスの要素と実アドレスとの変換対
を信号線１０３，１０４に読み出し、比較器３は信号線
１０２による仮想アドレスの要素ａと信号線１０３によ
るテーブル２の出力とを比較し、その比較結果を信号線
１０５に出力する。

【００９１】比較器５は、レジスタ４から信号線１０６
に出力されている内容（テーブル２の番地）と信号線１
０１上の仮想アドレスの要素ｂ１＋ｂ２とを比較し、そ
の比較結果を信号線１０８に出力する。

【００９２】テーブル８は、信号線１２０によって与え
られた仮想アドレスの要素ｂ２に相当する番地に格納さ
れたテーブル２の番地の一部（要素ｂ１に相当する）と
実アドレスとの対を信号線１１１，１１２に読み出し、
比較器９は信号線１０１−２による仮想アドレスの要素
ｂ１と信号線１１１によるテーブル８の出力とを比較し
、その比較結果を信号線１１３に出力する。

【００９３】ここで、比較器３および比較器９の比較結
果が共に一致を示し、且つ、比較器５の比較結果が不一
致を示す場合、即ち、必要とする実アドレスがテーブル
２にあり且つテーブル８にもある場合、セレクタ１０は
テーブル８から信号線１１２に出力されている実アドレ
スを選択して信号線１１５に出力し、ゲート１１は必要
な実アドレスが得られたことを示す論理“１”を信号線
１１４に出力する。

【００９４】また、比較器３および比較器５の比較結果
が共に一致を示し、且つ、比較器９の比較結果が不一致
を示す場合、即ち、必要とする実アドレスがテーブル２
にあり且つレジスタ４にもある場合、セレクタ１０はレ
ジスタ４から信号線１０７に出力されている実アドレス
を選択して信号線１１５に出力し、ゲート１１は必要な
実アドレスが得られたことを示す論理“１”を信号線１
１４に出力する。

【００９５】また、比較器３の比較結果が一致を示し、
且つ、比較器５および比較器９の比較結果が不一致を示
す場合、即ち、必要とする実アドレスがテーブル２には
あるがレジスタ４およびテーブル８にはない場合、ゲー
ト１２は信号線１１７に論理“１”を出力する。これに
よって、テーブル２の番地となっている信号線１０１上
の仮想アドレスの要素ｂ１＋ｂ２とテーブル２から信号
線１０４に出力されている実アドレスとの対がレジスタ
４に格納されると共に、レジスタ４から信号線１１９，
１０７に出力されている内容が、テーブル８中のセレク
タ１３から与えられている番地（信号線１１８上の内容
）に格納される。そして、レジスタ４に上述のようにし
て格納され信号線１０７に出力された実アドレスがセレ
クタ１０で選択されて信号線１１５に出力され、ゲート
１１から信号線１１４に論理“１”が出力される。

【００９６】なお、比較器３，５，９の何れもが比較不
一致を示す場合には、従来と同様にページテーブルを用
いたアドレス変換が行われ、その結果がテーブル２に登
録される。このとき、信号線１１７上のゲート１２の出
力は論理“１”にならないので、レジスタ４，テーブル
８に保持された番地と実アドレスとの対はそのまま残さ
れる。

【００９７】このように図４の実施例によれば、必要な
実アドレスがレジスタ４またはテーブル８にあれば、レ
ジスタ４およびテーブル８はテーブル２より高速なレジ
スタおよびテーブルなので、高速なアドレス変換が可能
となる。しかも、レジスタ４およびテーブル８には仮想
アドレスの信号線１０２に対応する部分（要素ａ）全て
を登録する必要はないのでハードウェア量としても小さ
くできる。また、図２の実施例では信号線１０１−１の
内容（要素ｂ２）が同じである実アドレスは１つしか格
納されなかったのに対し、図３の実施例ではレジスタ４
を含めて２つまで格納することができる。

【００９８】更に、図３の実施例では、信号の遅延時間
で一番大きいのはレジスタ１から信号線１０１−１，テ
ーブル８，信号線１１１，比較器９，信号線１１３，セ
レクタ１０，信号線１１５の道筋であるのに対して、図
４の実施例では、レジスタ４から信号線１０６，比較器
５，信号線１０８，セレクタ１０，信号線１１５の道筋
となってテーブル８を読み出す必要がない分だけ高速に
なっている。

【００９９】なお、レジスタ４とテーブル８の入れ替え
は、両方にテーブル２の番地がないときであるから、レ
ジスタ４とテーブル８に同じ番地が同時に存在すること
はない。従って、セレクタ１０は、比較器９が比較一致
を示すときに信号線１１２を選択し、比較不一致を示す
ときに信号線１０７を選択するものであっても結果は同
じである。

【０１００】

【発明の効果】以上説明したように、本発明のアドレス
変換装置は、大容量のテーブル２に格納されたアドレス
変換対をそれよりも高速なレジスタ４，テーブル８に複
写し、それらに必要な実アドレスが存在する場合にはテ
ーブル２よりも早く取り出せるようにしたので、高速な
アドレス変換が可能になる。

【０１０１】また、追加する小容量で高速なレジスタ４
，テーブル８のキー部としてテーブル２のアドレスのみ
を登録したことによって、ハードウェアの追加量も僅か
で済む。従って、ハードウェアの増大によって却って遅
延時間が増えマシンサイクルが短縮されないといった弊
害もない。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の別の実施例のブロック図である。

【図３】本発明の更に別の実施例のブロック図である。

【図４】本発明のまた更に別の実施例のブロック図であ
る。

【図５】従来のアドレス変換装置のブロック図である。

【符号の説明】

１…レジスタ（第１のレジスタ）２…テーブル（第１のテーブル）３…比較器（第１の比較器）４…レジスタ（第２のレジスタ）５…比較器（第２の比較器）６，１１…ゲート（第１のゲート）７，１２…ゲート（第２のゲート）８…テーブル（第２のテーブル）９…比較器（第３の比較器）１０…セレクタ（第１のセレクタ）１３…セレクタ

Claims

【特許請求の範囲】

【請求項１】　　仮想アドレス（ａ＋ｂ）を実アドレス
に変換する情報処理装置におけるアドレス変換装置にお
いて、仮想アドレス（ａ＋ｂ）を格納する第１のレジス
タと、該第１のレジスタに格納された仮想アドレスの要
素（ｂ）を番地として、仮想アドレスと実アドレスとの
変換対を格納する第１のテーブルと、該第１のテーブル
から読み出された仮想アドレスと前記第１のレジスタに
格納された仮想アドレスの要素（ａ）とを比較する第１
の比較器と、前記第１のテーブルの番地と該番地に格納
されている実アドレスとの対を格納する第２のレジスタ
と、該第２のレジスタに格納されている前記第１のテー
ブルの番地と前記第１のレジスタに格納されている仮想
アドレスの要素（ｂ）とを比較する第２の比較器と、前
記第１の比較器と前記第２の比較器との比較結果に基づ
き前記第１のレジスタに格納された仮想アドレスが対応
する実アドレスに変換されて前記第２のレジスタから出
力されていることを検出する第１のゲートと、前記第１
の比較器と前記第２の比較器との比較結果に基づき前記
第１のレジスタに格納されている仮想アドレスに対応す
る実アドレスが前記第１のテーブルには存在するが前記
第２のレジスタには存在しないことを検出する第２のゲ
ートとを備え、且つ、該第２のゲートの検出出力によっ
て前記第１のテーブルの番地と該番地に格納されている
実アドレスとの対を前記第２のレジスタに格納する構成
を有するアドレス変換装置。
【請求項２】　　仮想アドレス（ａ＋ｂ１＋ｂ２）を実
アドレスに変換する情報処理装置におけるアドレス変換
装置において、仮想アドレス（ａ＋ｂ１＋ｂ２）を格納
する第１のレジスタと、該第１のレジスタに格納された
仮想アドレスの要素（ｂ１＋ｂ２）を番地として、仮想
アドレスと実アドレスとの変換対を格納する第１のテー
ブルと、該第１のテーブルから読み出された仮想アドレ
スと前記第１のレジスタに格納された仮想アドレスの要
素（ａ）とを比較する第１の比較器と、前記第１のテー
ブルよりも小容量且つ高速であり、前記第１のテーブル
の番地と該番地に格納されている実アドレスとの対を前
記第１のテーブルに格納されている仮想アドレスの要素
（ｂ２）を番地として格納する第２のテーブルと、該第
２のテーブルから読み出された前記第１のテーブルの番
地と前記第１のレジスタに格納されている仮想アドレス
の要素（ｂ１）とを比較する第３の比較器と、前記第１
の比較器と前記第３の比較器との比較結果に基づき前記
第１のレジスタに格納された仮想アドレスが対応する実
アドレスに変換されて前記第２のテーブルから読み出さ
れていることを検出する第１のゲートと、前記第１の比
較器と前記第３の比較器との比較結果に基づき前記第１
のレジスタに格納されている仮想アドレスに対応する実
アドレスが前記第１のテーブルには存在するが前記第２
のテーブルには存在しないことを検出する第２のゲート
とを備え、且つ、該第２のゲートの検出出力によって前
記第１のテーブルの番地と該番地に格納されている実ア
ドレスとの対を前記第２のテーブルに格納する構成を有
するアドレス変換装置。
【請求項３】　　仮想アドレス（ａ＋ｂ１＋ｂ２）を実
アドレスに変換する情報処理装置におけるアドレス変換
装置において、仮想アドレス（ａ＋ｂ１＋ｂ２）を格納
する第１のレジスタと、該第１のレジスタに格納された
仮想アドレスの要素（ｂ１＋ｂ２）を番地として、仮想
アドレスと実アドレスとの変換対を格納する第１のテー
ブルと、該第１のテーブルから読み出された仮想アドレ
スと前記第１のレジスタに格納された仮想アドレスの要
素（ａ）とを比較する第１の比較器と、前記第１のテー
ブルよりも小容量且つ高速であり、前記第１のテーブル
の番地と該番地に格納されている実アドレスとの対を前
記第１のテーブルに格納されている仮想アドレスの要素
（ｂ２）を番地として格納する第２のテーブルと、該第
２のテーブルから読み出された前記第１のテーブルの番
地と前記第１のレジスタに格納されている仮想アドレス
の要素（ｂ１）とを比較する第３の比較器と、前記第１
のテーブルの番地と該番地に格納されている実アドレス
との対を格納する第２のレジスタと、該第２のレジスタ
に格納されている前記第１のテーブルの番地と前記第１
のレジスタに格納されている仮想アドレスの要素（ｂ１
＋ｂ２）とを比較する第２の比較器と、前記第２の比較
器または前記第３の比較器の比較結果に基づき、前記第
２のテーブルから読み出された実アドレス，前記第２の
レジスタから出力された実アドレスの一方を選択して出
力する第１のセレクタと、前記第１の比較器と前記第２
の比較器と前記第３の比較器の比較結果に基づき前記第
１のレジスタに格納された仮想アドレスが対応する実ア
ドレスに変換されて前記第１のセレクタから出力されて
いることを検出する第１のゲートと、前記第１の比較器
と前記第２の比較器と前記第３の比較器との比較結果に
基づき前記第１のレジスタに格納されている仮想アドレ
スに対応する実アドレスが前記第１のテーブルには存在
するが前記第２のテーブルにも前記第２のレジスタにも
存在しないことを検出する第２のゲートとを備え、且つ
、該第２のゲートの検出出力によって、前記第１のテー
ブルの番地と該番地に格納されている実アドレスとの対
を前記第２のテーブルに格納すると同時に、前記第２の
テーブルから前記第１のレジスタに格納された仮想アド
レスの要素（ｂ２）を番地として読み出されている前記
第１のテーブルの番地と実アドレスとを前記第２のレジ
スタに格納する構成を有するアドレス変換装置。
【請求項４】　　仮想アドレス（ａ＋ｂ１＋ｂ２）を実
アドレスに変換する情報処理装置におけるアドレス変換
装置において、仮想アドレス（ａ＋ｂ１＋ｂ２）を格納
する第１のレジスタと、該第１のレジスタに格納された
仮想アドレスの要素（ｂ１＋ｂ２）を番地として、仮想
アドレスと実アドレスとの変換対を格納する第１のテー
ブルと、該第１のテーブルから読み出された仮想アドレ
スと前記第１のレジスタに格納された仮想アドレスの要
素（ａ）とを比較する第１の比較器と、前記第１のテー
ブルよりも小容量且つ高速であり、前記第１のテーブル
の番地と該番地に格納されている実アドレスとの対を前
記第１のテーブルに格納されている仮想アドレスの要素
（ｂ２）を番地として格納する第２のテーブルと、該第
２のテーブルから読み出された前記第１のテーブルの番
地と前記第１のレジスタに格納されている仮想アドレス
の要素（ｂ１）とを比較する第３の比較器と、前記第１
のテーブルの番地と該番地に格納されている実アドレス
との対を格納する第２のレジスタと、該第２のレジスタ
に格納されている前記第１のテーブルの番地と前記第１
のレジスタに格納されている仮想アドレスの要素（ｂ１
＋ｂ２）とを比較する第２の比較器と、前記第２の比較
器または前記第３の比較器の比較結果に基づき、前記第
２のテーブルから読み出された実アドレス，前記第２の
レジスタから出力された実アドレスの一方を選択して出
力する第１のセレクタと、前記第１の比較器と前記第２
の比較器と前記第３の比較器の比較結果に基づき前記第
１のレジスタに格納された仮想アドレスが対応する実ア
ドレスに変換されて前記第１のセレクタから出力されて
いることを検出する第１のゲートと、前記第１の比較器
と前記第２の比較器と前記第３の比較器との比較結果に
基づき前記第１のレジスタに格納されている仮想アドレ
スに対応する実アドレスが前記第１のテーブルには存在
するが前記第２のテーブルにも前記第２のレジスタにも
存在しないことを検出する第２のゲートとを備え、且つ
、該第２のゲートの検出出力によって、前記第１のテー
ブルの番地と該番地に格納されている実アドレスとの対
を前記第２のレジスタに格納すると同時に、前記第２の
レジスタから読み出されている前記第１のテーブルの番
地と実アドレスとを前記第２のテーブルに格納する構成
を有するアドレス変換装置。