JPH0337217B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、コモンセグメントビツト（CS）を
有し、複数ウエイからなるアドレス変換バツフア
（TLB）を備えた多重仮想記憶システムにおける
TLB制御方式に係り、特に該アドレス変換バツ
フア（TLB）に対して論理アドレスを登録する
場合の制御方式に関する。 従来から良く知られているセグメンテーシヨ
ン、及びページング方式の多重仮想記憶システム
では、実行されるプログラム（ジヨブ）毎に、仮
想記憶空間が生成され、該生成された仮想記憶空
間には、それぞれの仮想記憶空間固有の空間識別
番号（STO）によつて特定されるセグメントテ
ーブルと、そのセグメントテーブルによつて参照
されるページテーブルとがあり、これらを用いて
空間相互の領域保護や、共用領域の管理を行つて
いる。 １つの仮想記憶空間は、例えば連続した256セ
グメントで構成され、更にその１セグメントは連
続した16ページ、その１ページは連続した4KB
の領域で構成されている。 各仮想記憶空間は空間識別番号（STO）で識
別され、該識別された仮想記憶空間における論理
アドレスは、セグメント番号、ページ番号、ペー
ジ内変位で表される。 該仮想記憶空間で走行するプログラムの上記論
理アドレスを実アドレスに変換する場合、上記セ
グメントテーブル、ページテーブルを用いる動的
アドレス変換（以下、DATと云う）機構が使用
される。 該DAT機構を用いて、上記論理アドレスが実
アドレスに変換されると、該変換アドレス対はア
ドレス変換バツフア（以下、TLBと云う）に登
録される。 該TLBは、高速のバツフアメモリであり、最
近使用された論理アドレスの変換データを一定量
保持し、直接変換を可能にするものである。即
ち、上記セグメントテーブル、及びページテーブ
ルを用いるDAT方法は、２回のメモリアクセス
を必要とし、変換時間がながくなる為、上記
TLBによる直接変換を用いることにより、高速
の論理アドレス−実アドレス変換ができることに
なる。 上記、TLBに対する従来の登録更新は、公知
のLRU（Least Recently Used）法に基づいて、
最近最も使用されていない変換データを追い出
し、その後に新しい変換データを書き込むことに
よつて行われる。 所で、前記の多重仮想記憶空間では、例えば入
出力装置に対する制御プログラムや、共通テーブ
ルを常駐させておくシステム領域や共通領域が、
各仮想記憶空間で同一の実アドレスを持つことに
なる。従つて、これらのシステム領域や共通領域
に対応するセグメントは同一のページテーブルを
共用することができるし、該セグメントはTLB
内の変換データを共用することができる。これら
の多重仮想記憶空間共通のセグメントはコモンセ
グメントと呼ばれている。 該コモンセグメントを識別する為に、上記各空
間のセグメントテーブルにコモンセグメントビツ
ト（以下、CSビツトと云う）が設けられており、
各コモンセグメントについては、該CSビツトが
‘1'に設定される。 各コモンセグメント領域内の論理アドレスの実
アドレスへの変換については、空間識別番号
（STO）が無視され、それぞれの仮想記憶空間の
論理アドレスは、恰も単一空間の論理アドレスで
あるかのように取り扱われて、同じセグメントテ
ーブル、及びページテーブルを用いて実アドレス
に変換される。 この場合、TLBにもCSビツトが設けられてお
り、コモンセグメント領域の変換データとして共
用されるものであるか否かが表示される。 上記の仮想記憶空間は、初期プログラムローデ
イング（IPL）の直後は、第２図ａに示すように
単一（STO ＃０）であり、その総てのセグメ
ントエントリのCSビツトは、‘0'にクリアされ
ているが、以後並列処理されるプログラムが増加
する毎に、第２図ｂに示すように多重化されてゆ
き（STO ＃０〜＃ｎで示す）、それと共に、そ
れぞれのセグメントテーブル内で、上記コモンセ
グメントのCSビツトが‘1'に切り替えられる。 この時点において、上記増設された仮想記憶空
間のコモンセグメント領域に含まれる論理アドレ
スを変換しようとすると、TLBの複数のウエイ
の変換データがヒツトする、所謂マルチウエイヒ
ツト（Mulit Way Hit）が生じる問題がある。 上記のマルチウエイヒツトが生じる過程を第３
図の〜で示す。但し、本図においては、各仮
想記憶空間｛空間識別番号（STO）＃０〜＃ｎ｝
の各コモンセグメント領域内の論理アドレスＡが
アクセスされるものとする。 先ず、は第２図ａの初期プログラムローデイ
ング（IPL）直後に行われた単一の空間“＃０”
におけるコモンセグメント領域内の論理アドレス
Ａをアクセスした状態であり、この時TLBのウ
エイ＃０には、CSビツト＝‘0'，STO＝＃０、
論理アドレス＝Ａの変換データが登録されるが、
ウエイ＃１には、例えば、CSビツト＝‘0'，
STO＝＃０、論理アドレス＝Ｂが登録されてい
るものとする。 は、第２図ｂの多重仮想記憶空間の状態にお
いて、STO ＃１の空間のコモンセグメント領
域内の論理アドレスＡのアクセスが要求された場
合を示している。この時、前記のようにCSビツ
トは‘1'に設定されている。 然して、TLBのウエイ＃０は、CSビツト＝‘
0'，STO＝＃０で不一致となり、ウエイ＃１は
STO＝＃０、論理アドレス＝Ｂで不一致となる
為、所謂TLB−MISSとなる。 は、でのTLB−MISSの結果、STO＝
＃１の空間のセグメントテーブル、及びページテ
ーブルを用いて得た、上記コモンセグメント領域
内の変換データをTLBに登録した状態である。
この場合、従来方式においては、前述のように
LRU論理によつてTLBのウエイ＃１に、CSビツ
ト＝‘1'，STO＝＃１、論理アドレス＝Ａが登
録される。 では、STO＝＃０の空間から、該コモンセ
グメント領域内の論理アドレスＡのアクセス要求
が出され、ウエイ＃０の変換データが一致し、更
にウエイ＃１がCSビツト＝‘1'であることから、
空間識別番号（STO）＝＃１が無視され、ここで
も、アドレスの一致が得られ、上記マルチウエイ
ヒツトとなる。 このような、コモンセグメントを使用する動的
アドレス変換機構においては、コモンセグメント
間で重複変換データがTLBに登録されることに
より、所謂マルチウエイヒツトが発生する問題が
あり、効果的に解決する方法が要求されていた。 又、上記のの状態、即ちセグメントテーブル
内の前記CSビツトが‘1'に設定される際、TLB
を無効化することにより、におけるTLB読み
出しの際、上記マルチウエイヒツトを抑止するこ
とができるが、処理が複雑になると云う問題があ
り、かかるTLBの無効化を必要としないで、該
マルチウエイヒツトを抑止できる方法が要求され
る。 〔従来の技術〕 第４図は、TLBの改良された従来技術をブロ
ツク図で示したもので、その詳細は特願昭59−
223240に開示されている。従つて、その詳細は省
略するが、本図（但し、説明の便宜上、ウエイ番
号を変更）を用いて内容を要約すると、以下の通
りとなる。 先ず、本図において、１はTLBウエイ＃０，
２はTLBウエイ＃１，３は論理アドレスレジス
タ（LAR）、４は実ページアドレスレジスタ
（RAR）、５は空間識別番号（STO）レジスタ
（STO）、６はCSビツトレジスタ（CS）、７〜１
０は比較器（Ｃ）、そしてＲは読み出し部、Ｗは
書き込み部である。 該改良された従来方式においては、コモンセグ
メント領域内の論理アドレスの変換で得られた新
しい変換データをTLBに登録する際、空間識別
番号（STO）レジスタ（STO）５を無視して、
同一論理アドレスがTLBウエイ＃01，＃12内に
存在しているか否かをチエツクし、若し存在すれ
ば、そのウエイに該新しい変換データを登録する
ようにして、重複変換データに基づく前記マルチ
ウエイヒツトの発生を防止するもので、その構成
は、CGビツトを有するTLBを備えた多重仮想記
憶システムにおいて、上記TLBにコモンセグメ
ントの論理アドレスであることを示すCSビツト
レジスタ（CS）６が‘1'である論理アドレスレ
ジスタ３の内容をTLBウエイ＃01，＃12に登録
するのに、当該論理アドレスと同一の論理アドレ
スが、該TLBウエイ＃01，＃12に登録されてい
るか否かを、比較器（Ｃ）７，９で調べて、若し
登録されている場合には、そのウエイに上記CS
ビツトレジスタ（CS）６が‘1'の論理アドレス
を登録し、登録されていない場合には、LRU論
理に基づいて指示されたウエイに、上記CSビツ
トレジスタ（CS）６が‘1'の論理アドレスを登
録するように制御することを特徴としている。 上記TLBウエイ＃01，＃12に対する登録動作
を纒めると

〔発明が解決しようとする問題点〕

従つて、特願昭59−223240で開示されている、
改良された従来方式においては、TLBウエイ
＃01，＃12に対する読み出し部（Ｒ）と、書き込
み部（Ｗ）とが、独立に構成されており、制御が
複雑になる他、特に登録処理においては、論理段
数が多い為、処理に時間がかかると云う問題があ
つた。 本発明は上記従来の欠点に鑑み、簡単な構成
で、前記マルチウエイヒツトが発生することがな
い登録制御方式を提供することを目的とするもの
である。 〔問題点を解決する為の手段〕 この目的は、コモンセグメントビツト（CS）
を有し、複数ウエイからなるアドレス変換バツフ
ア（TLB）を備えた多重仮想記憶システムにお
いて、上記アドレス変換バツフア（TLB）に、
上記コモンセグメントビツト（CS）が“１”の
論理アドレスを登録するのに、該登録しようとす
る論理アドレス、及び空間識別番号（STO）を、
上記アドレス変換バツフア（TLB）内の論理ア
ドレス、及び空間識別番号（STO）と比較し、
一致するウエイがあると、上記コモンセグメント
ビツト（CS）を用いて該ウエイに登録し、複数
のウエイが同時に一致した場合には、その何れか
１つのウエイに登録して、他のウエイの内容を無
効にし、何れのウエイも一致しない場合には、
LRU論理、或いはその他の方法で登録ウエイを
決定するように制御する本発明の多重仮想記憶シ
ステムにおけるTLB制御方式によつて達成され
る。 〔作 用〕 即ち、本発明によれば、複数のウエイを有する
TLBに、登録しようとする新たな変換データの
CSビツトが‘1'の場合には、該TLBの空間識別
番号（STO）を除いて比較し、一致するウエイ
が有れば、そのウエイに登録することにより、読
み出し時のマルチウエイヒツトの可能性を無くす
るようにしたものであるので、該マルチウエイヒ
ツトは総てハードウエア障害と見なすことがで
き、TLBの高速読み出しが図れる他、CSビツト
に関するマルチウエイヒツトに対する対策が何等
施されていないTLBにおいては、セグメントテ
ーブルエントリ内のCSビツトを‘1'にする際、
TLBを無効化する必要があるが、本発明によつ
て、その必要がなくなりTLBの有効利用が図れ
る効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。 第１図は、本発明の一実施例をブロツク図で示
したものであつて、第４図と同じ符号は同じ対象
物を示し、TLB読み出し時にはTLB側のCSビツ
トを選択し、TLBへの新しい変換データを登録
する時には、CSビツトレジスタ（CS）６を選択
するマルチプレクサ（MPX）３０，３１と、登
録ウエイ決定回路４０が、本発明を実施するのに
必要な機能ブロツクである。 本図から明らかな如く、本発明においては、読
み出し処理、登録処理共に、同じ回路で実現でき
るよう構成した所に特徴がある。 本発明を実施しても、TLBの参照動作は、従
来方式と同じである。 先ず、プログラムの論理アドレスが論理アドレ
スレジスタ（LAR）３に設定されると、論理ア
ドレスレジスタ（LAR）３中のページ番号の一
部が、TLBウエイ＃01，＃12に与えら、該ペー
ジ番号の一部に対応するエントリの変換データが
読み出される。 TLBウエイ＃01においては、比較器（Ｃ）７
で読み出された変換データ中の登録論理アドレス
（LA）と、論理アドレスレジスタ３中の対応する
部分とを比較し、一致する場合にはアンド回路１
４に‘1'を出力する。 比較器（Ｃ）８はTLBウエイ＃01から読み出
された変換データ中の空間識別番号（STO）と、
空間識別番号レジスタ（STOR）５に設定されて
いる現在の空間識別番号（STO）とを比較し、
一致すればオア回路１２を経て、アンド回路１４
に‘1'を出力する。 オア回路１２の他方の入力にはマルチプレクサ
（MPX）３０の出力が与えられ、読み出し時に
は、TLBウエイ＃01から読み出された変換デー
タ中のCSビツト（CS）が与えられるように機能
する。 従つて、該CSビツト＝‘1'の時には、オア回
路１２は、比較器（Ｃ）８の出力値の如何に拘わ
らず、アンド回路１４に‘1'を出力する。即ち、
CSビツト＝‘1'の場合には、空間識別番号
（STO）の比較結果が無視されるようになつてい
る。 該CSビツト＝‘0'の場合には、比較器（Ｃ）
８の出力値がアンド回路１４に与えられる。 このようにして、CSビツト＝‘0'の時には、
比較器（Ｃ）７，８の各出力が共に‘1'の時に、
CSビツト＝‘1'の時には比較器（Ｃ）８の出力
値の如何に拘わらず、比較器（Ｃ）７の出力が‘
1'であれば、アンド回路１４の出力が‘1'となつ
て、TLBウエイ＃01がヒツト（HIT）したこと
を表示する。 同様にして、TLBウエイ＃12から読み出され
た変換データ中のCSビツト＝‘0'で比較器（Ｃ）
９，１０の各出力が共に‘1'の時、又はCSビツ
ト＝‘1'であれば、比較器（Ｃ）９の出力が‘1'
の時、TLBウエイ＃12がヒツト（HIT）したこ
とを表示する。 次に、TLBに新しい変換データを登録する場
合の動作について説明する。 本発明においても、登録しようとする変換デー
タの論理アドレスと同じものが、既にTLB中に
存在していれば、そのウエイに優先的に登録し、
その他の場合には、LRU論理に基づいて指定さ
れるウエイに登録され、特願昭59−223240で開示
されている動作と同じように機能する。即ち、 TLBウエイ＃01，＃12に登録すべき新しい変
換データは、論理アドレスレジスタ（LAR）３、
実ページアドレスレジスタ（RAR）４、空間識
別番号（STO）レジスタ（STOR）５、CSビツ
トレジスタ（CS）６にそれぞれ設定されている。 TLBウエイ＃01，＃12は、それぞれ参照動作
の場合と同様に、論理アドレスレジスタ（LAR）
３のページ番号の一部が与えられ、対応するエン
トリの変換データを出力する。そして比較器
（Ｃ）７，９は、それぞれTLBウエイ＃01，＃12
から読み出された変換データ中の登録論理アドレ
スと、論理アドレスレジスタ（LAR）３中の対
応する部分とを比較し、一致した時それぞれアン
ド回路１４の一方の入力に‘1'を出力する。 該登録動作の時、マルチプレクサ（MPX）３
０，３１はCSビツトレジスタ（CS）６を選択し
て出力するように機能するので、新しい変換デー
タのCSビツトが‘1'の時は、常にアンド回路１
４，１５の一方の入力が付勢されていて、比較器
（Ｃ）８，１０の出力値に関係なく、比較器（Ｃ）
７，９において一致出力‘1'を出力すると、ヒツ
ト（HIT）したことを表示し、上記新しい変換
データのCSビツトが‘0'の時は、比較器（Ｃ）
７，９、及び比較器（Ｃ）８，１０の一致した時
のみ、ヒツト（HIT）したことを表示するよう
に機能する。従つて、該ヒツト（HIT）出力を
登録ウエイ決定回路４０に入力することにより、
登録ウエイを知ることができる。 登録ウエイ決定回路４０での論理を、例えば下
表のように構成することにより、前記マルチウエ
イヒツトを抑止することができる。

〔発明の効果〕

以上、詳細に説明したように、本発明の多重仮
想記憶システムにおけるTLB制御方式は、複数
のウエイを有するTLBに、登録しようとする新
たな変換データのCSビツトが‘1'の場合には、
該TLBの空間識別番号（STO）を除いて比較し、
一致するウエイが有れば、そのウエイに登録する
ことにより、読み出し時のマルチウエイヒツトの
可能性を無くするようにしたものであるので、該
マルチウエイヒツトは総てハードウエア障害と見
なすことができ、TLBの高速読み出しが図れる
他、CSビツトに関するマルチウエイヒツトに対
する対策が何等施されていないTLBにおいては、
セグメントテーブルエントリ内のCSビツトを‘
1'にする際、TLBを無効化する必要があるが、
本発明によつて、その必要がなくなりTLBの有
効利用が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロツク図で示し
た図、第２図は多重仮想記憶空間とコモンセグメ
ントビツト（CSビツト）の説明図、第３図は
TLBにおけるマルチウエイヒツトの発生過程の
説明図、第４図は従来技術におけるTLBの構成
をブロツク図で示した図、である。 図面において、１，２はアドレス変換バツフア
（TLBウエイ＃０，＃１）、３は論理アドレスレ
ジスタ（LAR）、４は実ページアドレスレジスタ
（RAR）、５は空間識別番号（STO）レジスタ
（STO，STOR）、６はCSビツトレジスタ（CS）、
７〜１０は比較器（Ｃ）、Ｒは読み出し部、Ｗは
書き込み部、３０，３１はマルチプレクサ
（MPX）、４０は登録ウエイ決定回路、をそれぞ
れ示す。

Claims (1)

【特許請求の範囲】
1. １ コモンセグメントビツト（CS）を有し、複
   数ウエイからなるアドレス変換バツフア（TLB）
   を備えた多重仮想記憶システムにおいて、上記ア
   ドレス変換バツフア（TLB）に、新たな変換デ
   ータのコモンセグメントビツト（CS）が“１”
   の論理アドレスを登録するのに、該登録しようと
   する論理アドレス、及び空間識別番号（STO）
   を、上記アドレス変換バツフア（TLB）内の論
   理アドレス、及び空間識別番号（STO）と比較
   し、一致するウエイがあると、該新たな変換デー
   タのコモンセグメントビツト（CS）を用いて該
   ウエイに登録し、複数のウエイが同時に一致した
   場合には、その何れか１つのウエイに登録して、
   他のウエイの内容を無効にし、何れのウエイも一
   致しない場合には、LRU論理、或いはその他の
   方法で登録ウエイを決定するように制御すること
   を特徴とする多重仮想記憶システムにおけるアド
   レス変換バツフア制御方式。