JPH08235072A - セットアソシアティブ方式メモリの動的分画化方法及び装置 - Google Patents

セットアソシアティブ方式メモリの動的分画化方法及び装置

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JPH08235072A
JPH08235072A JP7348426A JP34842695A JPH08235072A JP H08235072 A JPH08235072 A JP H08235072A JP 7348426 A JP7348426 A JP 7348426A JP 34842695 A JP34842695 A JP 34842695A JP H08235072 A JPH08235072 A JP H08235072A
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Basem A Nayfeh
バセム・エイ・ネイフェ
Yousef A Khalidi
ユーゼフ・エイ・カリディ
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract

(57)【要約】 【課題】 複数のプログラムの実行時に、セットアソ
シアティブ方式メモリにおける頻繁に使用される情報が
置換されるのを防止することにより処理の遅れを低減す
るための、メモリを動的分画化方法及びそれを利用した
装置を提供する。 【解決手段】 本発明の装置は、キャッシュメモリ等
の中のセットアソシアティブデータブロックのグループ
を特定するセット識別デバイスを有する。データのブロ
ックの中の、新しい情報を格納できる置き換え可能ブロ
ックと新しい情報を格納できない置き換え不可能ブロッ
クとを識別するために、ブロック置き換えロジック回路
が用いられる。ブロック置き換えロジック回路は、デー
タブロックの中の置き換え可能ブロックにのみ新しい情
報を書き込む。ブロック置き換えロジック回路は、前記
置き換え可能ブロックと前記置き換え不可能ブロックと
を識別するブロック置き換えマスクを用いて実現され得
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータメモ
リに於ける情報の記憶に関する。本発明は、特に、格納
されたデータの中の選択されたデータに対する重ね書き
を防止するべく動的に分画化される、キャッシュメモリ
または変換索引バッファのようなセットアソシアティブ
方式メモリデバイスに関する。
【０００２】
【従来の技術】コンピュータはプログラムの実行によっ
て作動する。プログラムは、あるデータの組を処理する
論理演算の集合体である。データは物理的アドレスで特
定される。物理的アドレスはコンピュータによってアク
セスされ、その物理的アドレスに格納されたデータは、
プログラム上の指定された論理演算で処理される。
【０００３】物理的アドレスの処理については異なる複
数の技術が用いられている。セットアソシアティブ方式
メモリ構造では、物理的アドレスの一部分を利用して、
データブロックのセットにアクセスする。次に、物理的
アドレスの別のセグメントを、データブロックのセット
の各ブロックにおけるタグフィールドと比較する。デー
タブロックのセットにおける１つのブロックのタグフィ
ールドが、物理的アドレスのセグメントと一致した場合
は、そのブロックから得られるデータが、次に続く処理
に用いられる。
【０００４】セットアソシアティブ方式メモリ構造は、
フルアソシアティブ方式メモリ構造とは対照的な構造で
ある。フルアソシアティブ方式メモリ構造においては、
メモリ構造が数多くのブロックを含むブロックセットを
１つ有する。データは、１つのブロックセットをなす各
ブロックの何れかに書き込まれ、またはそこから読み取
られる。ダイレクトマッピング方式メモリ構造において
は、数多くのセットが定義されるが、各セットにおける
ブロックは１つである。データはダイレクトマッピング
メモリのセットに何れかから読み取られ、またはそこに
書き込まれる。
【０００５】キャッシュメモリは頻繁にアクセスされる
データを格納するのに用いられるメモリ構造である。キ
ャッシュメモリの利点は、非常に高速であることであ
る。従って、頻繁にアクセスされるデータをキャッシュ
メモリの中に保存しておくことが非常に望ましい。
【０００６】一般に、キャッシュメモリは、セットアソ
シアティブ方式メモリ構造においても、フルアソシアテ
ィブ方式メモリ構造においても、またはダイレクトマッ
ピング方式メモリ構造においても用いられる。本発明
は、セットアソシアティブ方式キャッシュメモリを対象
としたものである。本発明の技術は、変換索引バッファ
のような他のセットアソシアティブ方式メモリ構造に対
しても同様に適用可能である。
【０００７】キャッシュメモリは、１又は２以上のプロ
グラムの実行に伴って用いられる。コンピュータは一般
に複数のプログラムを走らせる。コンピュータが複数の
プログラムを実行している場合、各プログラムは、それ
ぞれの頻繁に用いるデータをキャッシュメモリにロード
しようとする。第１プログラムから第２プログラムへ切
り替えられた場合、第２プログラムはその頻繁に使用す
るデータをキャッシュメモリにロードし、第１プログラ
ムの頻繁に使用するデータを上書きすることになる。即
ち、第２プログラムからのデータがキャッシュメモリに
おいて必要とされるとき、第１プログラムからの情報を
有する各ブロックは第２プログラムからの情報によって
上書きされてしまうのである。処理が第１プログラムに
戻ったとき、第１プログラムの頻繁に使用されるデータ
は既にキャッシュメモリには存在しない。従って、第１
プログラムの頻繁に使用されるデータはキャッシュメモ
リに再びロードされなければならない。当然、これによ
って第２プログラムの頻繁に使用されるデータが上書き
されて、後に第２プログラムが呼び出されたときにこの
データを再びロードすることが必要になることになる。
【０００８】キャッシュメモリ情報の置換のために処理
の遅れが生ずる。従って、複数のプログラムを実行する
コンピュータのキャッシュメモリにおける、頻繁に使用
されるデータの重ね書きに関連して生ずる処理の遅れを
低減する技術の必要性が非常に高まることになる。変換
索引バッファのような他のセットアソシアティブ方式メ
モリ構造に対しても、このような技術の適用が同様に必
要とされる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、複数のプログラムを実行するコンピュータのセット
アソシアティブ方式キャッシュメモリにおいて、除去さ
れた情報が、除去された後すぐに再びロードされなけれ
ばならないことによって生ずる処理の遅れを低減するた
めの、メモリを動的に分画化する方法及びそれを利用し
た装置を提供することである。
【００１０】
【課題を解決するための手段】本発明の装置は、セット
アソシアティブ方式メモリ構造を動的に分画化する装置
である。この装置はキャッシュメモリまたは変換索引バ
ッファにおけるセットアソシアティブデータブロックの
グループであるセットを特定するセット識別デバイスを
含む。ブロック置き換えロジック回路は、セットアソシ
アティブデータブロックの中の、新しい情報を格納でき
る置き換え可能ブロックと、新しい情報を格納できない
置き換え不可能ブロックとを識別するために用いられ
る。ブロック置き換えロジック回路は、セットアソシア
ティブデータブロックの中の、置き換え可能ブロックと
置き換え不可能ブロックとを識別するブロック置き換え
マスクを用いて実現されるのが好ましい。ブロック置き
換えロジック回路は、セットアソシアティブデータブロ
ックの置き換え可能ブロックにのみ新しい情報の書き込
みを行う。
【００１１】本発明の方法は、キャッシュメモリまたは
変換索引バッファのようなメモリ構造に、データブロッ
クのセットに対するインデックスを作成する過程を含
む。その後、ブロック置き換えロジックが、データブロ
ックのセットの中の新しい情報を格納できる置き換え可
能ブロックと、新しい情報を格納できない置き換え不可
能ブロックとを識別するために用いられる。新しい情報
は、データブロックのセットの中の置き換え可能ブロッ
クにのみ書き込まれる。
【００１２】メモリ構造へのデータの書き込み機能を制
限することによって、メモリ構造は動的に分画化され
て、コンピュータ上で実行される処理の切り替えを行う
際に頻繁に使用されるデータが重ね書きされないように
することができる。従って、コンピュータ上で実行され
る主な処理において頻繁に使用されるデータは、使用頻
度の高くない処理においてメモリ構造に情報が書き込ま
れる際に重ね書きされないで済むことになる。
【００１３】
【発明の実施の形態】本発明は、セットアソシアティブ
方式メモリデバイスの動的な分画化を行う方法及び装置
に関するものである。ここでは、本発明の内容を説明す
るために、キャッシュメモリ及び変換索引バッファに関
連した本発明の実施例を取り上げている。初めにコンピ
ュータにおけるキャッシュメモリ及び変換索引バッファ
の一般的な動作に焦点を合わせて説明してある。その
後、本発明のセットアソシアティブ方式メモリデバイス
の動的分画化機能を組み込んだコンピュータについて説
明する。
【００１４】図１に示すのは、システムバス１８を介し
て主メモリ（一般にランダムアクセスメモリ）１４及び
第２メモリ（一般にディスク記憶装置）１６に接続され
た中央処理装置（ＣＰＵ）１２を有する汎用コンピュー
タ１０である。キーボード、モニタ、プリンタ、若しく
はデータ収集カードのような入出力デバイス２０も、シ
ステムバス１８に接続されている。ＣＰＵ１２は１また
は２以上のコンピュータプログラムを実行するが、この
プログラムは以下に述べるように主メモリ１４に格納さ
れる。
【００１５】コンピュータプログラムにおける殆どの命
令及びデータは、対応する仮想アドレスを有する。各仮
想アドレスは物理的アドレスに変換される。以下述べる
ように、変換索引バッファ２２は仮想アドレスと物理的
アドレスとの間の速やかな変換を行うために用いられ
る。物理的アドレスは、キャッシュメモリ２４内の物理
的アドレスと対比される。キャッシュメモリ２４は、直
近に使用された、若しくは頻繁に使用される物理的アド
レスと、その物理的アドレスに対応するデータとを格納
する。指定された物理的アドレスがキャッシュメモリ２
４に存在しない場合は、物理的アドレスが主メモリ１４
に位置付けられる。必要な情報が主メモリ１４にもない
場合は、ページフォールトが発生し、ＣＰＵ１２は必要
な情報を第２メモリ１６から主メモリ１４にロードす
る。
【００１６】コンピュータにおける仮想アドレスの使用
は、「仮想メモリ」と称する技術である。実際、全ての
コンピュータは仮想メモリ技術に依存している。仮想メ
モリによって、コンピュータはその実メモリの容量を超
えるアドレスの範囲を有するプログラムを実行できるこ
とになる。従って、プログラマーはメモリサイズのこと
を考慮しなくても済み、プログラムは異なるメモリ容量
のハードウェア環境においても使用することができるよ
うになるのである。
【００１７】上述のように、仮想アドレスと物理的アド
レス間の変換が必要である。仮想アドレスはプログラム
の実行時に局所的に利用されるアドレスである。物理的
アドレスは、主メモリ１４内の情報の実際の物理的位置
を特定するものである。
【００１８】図２に示すのは、仮想アドレスと物理的ア
ドレスとの間の変換処理である。主メモリ１４に格納さ
れたコンピュータプログラム３２は命令セットを有し、
このような命令の１つが図２において要素３４として示
されている。命令３４は、仮想アドレス“０００４７３
４”（３６）に対応するメモリの内容をレジスタ
（“Ｒ”）に移動させる（“ＭＯＶ”）コマンドであ
る。アドレスの数値は１６進法で示されている。仮想ア
ドレス３６は、仮想メモリページアドレスとも呼ばれる
仮想ページ番号“０００４”（３８）を有しており、こ
れはページテーブル４０にマッピングされる。ページテ
ーブル４０は、ページテーブル変換エントリ４２のセッ
トを有する。各ページテーブル変換エントリ４２は仮想
ページ番号４４、データ有無ビット４６、及び物理的ペ
ージ番号４８（同様に物理的メモリページアドレスとも
呼ばれる）を有する。有無ビットがセットされている
（１になっている）場合は、仮想ページ番号３８に対応
して、物理的ページ番号４８が主メモリ１４内に存在し
ていることを表している。有無ビットがセットされてい
ない場合は、ページフォールトが発生し、ＣＰＵ１２
は、物理的ページ番号４８を第２メモリ１６において捜
さなければならない。物理的ページ番号４８は主メモリ
１４におけるメモリのページを特定する。ここでは主メ
モリ１４という言葉と物理的メモリという言葉は同様の
意味で用いられている。
【００１９】図２には、仮想ページ番号が、仮想アドレ
スとして用いられていることが示されている。仮想ペー
ジ番号は、仮想アドレスを導出できるエントリで置き換
えられるということは当業者には理解されよう。この明
細書において言及されている仮想ページ番号若しくは仮
想アドレスは、仮想アドレスを導出するのに用いられる
関連するスキームまたは仮想ページ番号システムについ
て説明するために言及されているものと了解されたい。
【００２０】完全な物理的アドレス５０は、物理的ペー
ジ番号４８及びページオフセット５２を有する。ページ
オフセット５２は、目的のアドレスが存在するメモリの
ページにおける列を特定するものである。ページオフセ
ット５２は、仮想アドレス３６の仮想オフセット部分５
４から（変換処理なしで）直接得られる。
【００２１】要するに、仮想アドレス３６から物理的ア
ドレス５０を得るために、仮想アドレスの仮想ページ番
号３８（この例では“０００４”）はページテーブル４
０に存在するページテーブル変換エントリ４２にマッピ
ングされるのでる。ページテーブル変換エントリ４２が
１にセットされた有無ビットを有する場合、仮想ページ
番号に対応する物理的ページ番号が存在する。物理的ペ
ージ番号（この例では１６進法の“０１ＦＤ”）は、物
理的アドレス５０の一部分を形成する。物理的アドレス
５０の他の部分は、仮想アドレス３６の仮想オフセット
部分５４から得られるページオフセット値５２（この例
では“７３４”）である。
【００２２】現在のコンピュータでは、ページテーブル
４０の性能を改善するために、直近に行われた変換処理
を追跡する特別なキャッシュメモリが設けられる。直近
に行われた変換処理は格納されるが、これは１つの仮想
ページ番号に対する変換処理が一度行われると、同じ変
換が近い将来に再び行われる可能性が高いからである。
この特別なアドレス変換キャッシュメモリは変換索引バ
ッファ、若しくはＴＬＢと称せられる。図１にはＴＬＢ
２２が示されている。ＴＬＢ２２はＴＬＢ変換エントリ
のセットを有する。典型的には、ＴＬＢ変換エントリは
仮想ページ番号、有無ビット、及び物理的ページ番号を
有する。
【００２３】コンピュータプログラムを実行するＣＰＵ
１２は、コンピュータプログラムからの各仮想ページ番
号とＴＬＢ２２におけるエントリとを比較する。一致が
見られる（「ヒット」と呼ぶ）場合は、ＴＬＢ２２から
の物理的ページ番号が用いて、上述のように物理的アド
レス５０が形成される。
【００２４】ＴＬＢ２２はハードウェアの中に実現さ
れ、従って、エントリの数はページテーブル４０よりも
少なくなるのが一般的である。ＴＬＢ２２のサイズが小
さいために、ＴＬＢに目的の情報がないケース、即ち
「ＴＬＢミス」が頻繁に発生する。ＴＬＢミスが発生す
ると、物理的アドレスを定めるべくページテーブル４０
に問い合わせが行われる。ページテーブル４０が目的の
情報を有している場合は、その情報がページテーブル４
０からＴＬＢ２２にロードされうる。
【００２５】ＴＬＢ２２若しくはページテーブル４０か
ら物理的アドレスが得られた後、この物理的アドレスの
データがアクセスされる。キャッシュメモリ２４は直近
にアクセスされた若しくは頻繁にアクセスされる物理的
アドレスのセットを格納する。物理的アドレスがキャッ
シュ２４に存在しない場合は、主メモリ１４が探索され
る。それでもまだ所望のアドレスが見つからない場合
は、第２メモリ１６が探索される。キャッシュメモリ２
４、主メモリ１４、及び第２メモリ１６はこのような階
層構造を形成するが、キャッシュメモリは処理が比較的
高速であるが情報量が小さく、第２メモリ１６は処理が
比較的遅いが情報量が大きいことに特徴がある。従っ
て、キャッシュメモリはその高速性いう利点を生かすべ
く用いられるのが望ましい。しかし、キャッシュメモリ
は情報量が少ないので、データヒット率を改善するべ
く、情報の内容の選択を制御して行うことが望ましい。
【００２６】図３に示すのは、セットアソシアティブ方
式キャッシュメモリ２４における物理的アドレス５０の
突き合わせである。セットアソシアティブ方式キャッシ
ュメモリは、それぞれｎ個のブロックからなる複数のメ
モリセットからなる。図３の例においては、０から２５
５の間のインデックス値が、セットが２５６個あること
を示している。各セットは４つのブロック６０Ａ、６０
Ｂ、６０Ｃ、及び６０Ｄを有する。従って、図３におい
ては、４ウェイセットアソシアティブ方式キャッシュメ
モリが示されていることになる。
【００２７】ひとたび１つのセットが識別されると、そ
のセットの全てのブロック（この例では４つのブロッ
ク）について、特定の物理的アドレス５０と一致するも
のが探索される。図３に示すように、物理的アドレス５
０の一部分は、複数のブロック６０からなるセットを選
択するためのインデックス値として用いられる。物理的
アドレス５０の他の部分は、そのインデックスを付され
たセットの全てのブロック６０のタグとの比較に用いら
れる。一致が確認された場合は、一致したタグに関連す
るデータが出力として使用される。図３の４ウェイセッ
トアソシアティブ方式キャッシュにおいては、４つの比
較用ＡＮＤゲート６２Ａ、６２Ｂ、６２Ｃ、及び６２Ｄ
が使用され、それと共に４対１の（4 to 1）マルチプレ
クサ６４が使用されて、選択されたセットにおける４つ
の抽出可能な番号の中から１つが抽出される。ＡＮＤゲ
ート６２Ａ、６２Ｂ、６２Ｃ、及び６２Ｄは、有無ビッ
トがセットされているか否か、及びタグデータが存在す
るか否かを確認するのに用いられる。比較回路６６Ａ、
６６Ｂ、６６Ｃ、及び６６Ｄは物理的アドレスセグメン
トと特定のセットの異なるタグとを比較するのに用いら
れる。ＯＲゲート６８からのハイレベルの信号は、キャ
ッシュヒットを示すものである。
【００２８】物理的アドレスがキャッシュメモリに存在
しないときは、「キャッシュミス（cashe miss）」が発
生する。キャッシュミスが発生すると、キャッシュ内の
情報のいくつかは、その時点でキャッシュ内に存在する
ことが必要な情報に置換される。即ち、選択されたセッ
トの中のあるブロックが置換されるのである。セットア
ソシアティブ方式方式メモリ構造において、置換される
べきブロックを選択するのに用いられるストラテジーに
は２つの主なものがある。その１つにおいては、ハード
ウェア的な補助によってランダムにブロックを選択す
る。もう１つのストラテジーはＬＲＵ方式（the least
recently used approach）である。この名前が示すよう
に、ＬＲＵ方式では、長時間使用されていなかったブロ
ックが選択される。ランダム選択にはハードウェアにお
いて実現が容易であるという利点がある。ＬＲＵ方式は
使用されないデータを除去するが、ブロックを追跡する
ために計算のためのオーバヘッドが大きくなる。
【００２９】従来の技術の項で示したように、従来のセ
ットアソシアティブ方式キャッシュメモリにおける情報
のブロックの置換方法では、キャッシュメモリから除去
された情報が、除去された後すぐにキャッシュ方式メモ
リに再びロードされなければならない場合があった。本
発明はこの問題の解決を目的としている。
【００３０】図４に示すのは、本発明の一実施例に基づ
く、動的分画化をなされたセットアソシアティブ方式キ
ャッシュメモリ２４である。キャッシュ２４はＣＰＵ１
２と対話する形となっている。ＣＰＵ１２はブロック置
き換えロジック７０とも対話する。ブロック置き換えロ
ジック７０はランダム方式、ＬＲＵ方式、若しくは他の
ブロック置き換えスキームを含む。ブロック置き換えロ
ジック７０は、ブロックの置換に前もって、ブロック置
き換えマスク（ＢＲＭ）７２を用いる。ＢＲＭ７２はｋ
ビットのビット数を有し、ここでｋは１セット当たりの
ブロック数、即ちセットアソシアティビティである。図
３の例では、ＢＲＭ７２は４つのビットを含むことにな
る。
【００３１】従って、ＢＲＭ７２における各ビットセッ
トは、キャッシュメモリの１／ｋを置換から保護するよ
うに作用する。ブロック置き換えロジック７０が、ＢＲ
Ｍ７２に基づいてキャッシュメモリを選択的にロック及
びアンロックすることによって動的分画化がなされるの
である。即ち、置き換えビットがセットされていない
（ローレベルにある）場合、ブロックエントリは従来と
同様に処理される。従って、各ブロックは変更されてい
ないブロック置き換えロジックに従って置換される。一
方、置き換えビットがセットされている（ハイレベルに
ある）場合は、ブロックは置換され得ない。従って、キ
ャッシュにおける頻繁に利用されるデータをロックする
ことができることになる。再び図３の例を参照すると、
ＢＲＭビットパターンの００１０は、ブロック６０Ａ、
６０Ｂ、及び６０Ｄは置換可能であるが、ブロック６０
Ｃは置換不可能であることを意味している。従来は全て
のブロックが置換可能であり、個々のブロックを重ね書
きから保護する実際的な方法は存在しなかった。
【００３２】本発明のブロック置換スキームは、複数の
処理が実行され、その処理の１つがＣＰＵ時間の多くを
占めているときに特に有利である。このタイプの支配的
な処理に対しては、キャッシュメモリ２４に選択された
ブロックをロックしておくことが望ましい。この結果、
たとえ他の処理が呼び出されている場合であっても、支
配的な処理に対するキャッシュ内のデータの少なくとも
一部がキャッシュ内に残ることになる。このようにし
て、他の処理に関連する動作が終了して支配的な処理に
戻るときに、この支配的な処理に関連するデータは既に
キャッシュ２４の中に残っており、従ってキャッシュ内
に情報をロードする時間は不要となることになる。
【００３３】ブロック置き換えマスク７２を使用する代
わりに、追加的な置き換えビットが各データブロックに
おいて使用されても良い。これを実現したものが図４及
び図３に示されている。図のキャッシュメモリ２４にお
ける各ブロックはデータの存在を表す有無タグ（Ｖ）、
物理的アドレスのセグメントと比較するためのタグ、及
びヒットが生じたとき読み取られるべきデータを有す
る。更に、置き換えビット（Ｒ）が存在し、これは置き
換えブロックを識別するために使用される。このインプ
リメンテーションでは、各データブロックは追加的なビ
ットを必要とすることで更に高いオーバヘッドを有する
ことになる。また、このインプリメンテーションではセ
ットアソシアティブ構造のモジュール性を活用し損なっ
てもいる。
【００３４】本発明がどのような形で実現された場合で
も、本発明のキャッシュメモリ２４は、読み取り、及び
書き込みのためにアクセスされる分画化されていないキ
ャッシュメモリと同様に機能し、かつ、キャッシュミス
による置換からのデータの保護機能を備えるものであ
る。分画化が所与のアプリケーションにおいて有益なも
のでない場合は、単にブロック置き換えマスク７２にお
ける全ての置き換えビットをオフにすることによって、
該機能をなくすことができる。
【００３５】図１には、主メモリ１４に格納されたオペ
レーティングシステム８０が示されている。オペレーテ
ィングシステム８０はセット識別プロシジャ８２を実行
し、セット識別デバイスを呼び出して、所与のアドレス
に対応するデータブロックのセットを識別すべく、所与
のアドレスを処理する。キャッシュメモリの場合は、図
３に示すように、各データブロックが、有無ビット
“Ｖ”、タグフィールド、及びデータフィールドを有す
る。図３の識別されたセットは、４つのデータブロック
６０Ａ、６０Ｂ、６０Ｃ、及び６０Ｄを有する。ＴＬＢ
の場合は、図２に示すように、各データブロックは、ペ
ージ番号、有無ビット、及び物理的ページ番号を有す
る。ＴＬＢの識別されたセットは複数のテーブルエント
リ４２を含むものである。
【００３６】ブロック置き換えロジック７０及びブロッ
ク置き換えマスク７２は主メモリ１４に格納されたソフ
トウェア命令として実現されうる。ブロック置き換えロ
ジック７０は、ブロック置き換えロジック回路とも称さ
れ、ブロック置き換えマスクの各ビットと、特定された
セットのそれに対応するブロックとを比較して、その特
定されたセット内の置き換え可能なブロックと置き換え
不可能なブロックとを識別する。本発明が、ブロック置
き換えマスク７２なしに各データブロックの置き換えビ
ットが設けられる形で実現される場合は、ブロック置き
換えロジック７０は、単に、データブロックにおける置
き換えビットがどのようにセットされているかをチェッ
クする。
【００３７】ブロック置き換え回路７０は、比較器の組
を用いることによってハードウェア上にも実現されう
る。ブロック置き換えマスク７２は好ましくは、オペレ
ーティングシステム８０によって設定されたビットを有
する物理的レジスタとして実現される。
【００３８】キャッシュ２４が共有される場合は、共有
されるワーキングセット効果、先取り、及びキャッシュ
メモリにおける無効部分の低減、若しくはシステム内で
実行されるものへの更新によって、アプリケーションが
平行して用いられる場合における性能が実質的に上昇が
もたらされ得ることは当業者には理解されよう。
【００３９】本発明は複数のプロセッサによって用いら
れる１つのキャッシュメモリをサポートするのに用いら
れても良い。このような実施例においては、各プロセッ
サ１２〜１２Ｎは、図４に示すように個々の置き換え領
域を有するのが好ましい。別の実施例に於いては、各プ
ロセッサ１２〜１２Ｎは個々の領域を有するが、一部分
は重複している。本発明の方法によれば、複数のプロセ
ッサシステムに共有されたキャッシュでのキャッシュミ
ス発生率に関連する破壊的な干渉が低減する。
【００４０】複数のプロセッサをサポートするために、
各プロセッサ１２〜１２Ｎはキャッシュメモリにおいて
分離して設けられたＢＲＭ７２〜７２Ｎを有する。特定
のプロセッサがキャッシュ内における置換を行う必要が
生ずると、ブロック置き換えロジック７０は、特定のプ
ロセッサの対応するＢＲＭ７２を用いて、置き換えをど
のように行うべきかを決定する。
【００４１】本発明を変換索引バッファ（ＴＬＢ）とし
て実現するためには、図４の装置の簡単な変更を行った
ものが用いられる。各ブロックの置き換えビット“Ｒ”
及び有無ビット“Ｖ”は同様に用いられる。しかし、タ
グフィールドの代わりにページ番号フィールドが用いら
れ、データフィールドの代わりに物理的ページ番号フィ
ールドが用いられる。このタイプの構造は図２において
示されている。ブロック置き換えマスク７２がＴＬＢの
実施例において用いられている場合は、置き換えビット
“Ｒ”は使用されない。
【００４２】上述の本発明の特定の実施例は、本発明を
説明するために提示されたものである。従って、本発明
はここに開示されたものに限定されず、上述の技術に基
づいてさまざまな改変が可能であることは明らかであ
る。
【００４３】
【発明の効果】以上より、本発明に基づき、複数のプロ
グラムを実行するコンピュータのセットアソシアティブ
方式キャッシュメモリにおいて、除去された情報が、除
去された後すぐに再びロードされなければならないこと
によって生ずる処理の遅れを低減するための、メモリを
動的に分画化する方法及びそれを利用した装置が提供さ
れる。
【図面の簡単な説明】
【図１】本発明の実施例の１つに基づく構成の汎用コン
ピュータを示したものである。
【図２】仮想アドレスと物理的アドレスとの間のアドレ
ス変換処理を示したものである。
【図３】本発明の実施例の１つに基づくキャッシュメモ
リアーキテクチャを示したものである。
【図４】本発明の実施例の１つに基づくキャッシュメモ
リアーキテクチャ、及びそれに関係する制御ロジックを
を示したものである。
【符号の説明】
１０ 汎用コンピュータ １２〜１２Ｎ 中央処理装置（ＣＰＵ） １４ 主メモリ １６ 第２メモリ １８ システムバス ２０ 入出力デバイス ２２ 変換索引バッファ（ＴＬＢ） ２４ キャッシュメモリ ３２ コンピュータプログラム ３４ （プログラムの中の）命令 ３６ 仮想アドレス ３８ ページ番号 ４０ ページテーブル ４２ ページテーブル変換エントリ ４４ 仮想ページ番号 ４６ データ有無ビット ４８ 物理的ページ番号 ５０ 物理的アドレス ５２ ページオフセット ５４ 仮想オフセット部分 ６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ データブロック ６２Ａ、６２Ｂ、６２Ｃ、６２Ｄ 比較用ＡＮＤゲート ６４ マルチプレクサ ６６Ａ、６６Ｂ、６６Ｃ、６６Ｄ 比較回路 ６８ ＯＲゲート ７０ ブロック置き換えロジック ７２〜７２Ｎ ブロック置き換えマスク（ＢＲＭ） ８０ オペレーティングシステム ８２ セット識別プロシジャ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユーゼフ・エイ・カリディ アメリカ合衆国カリフォルニア州94086・ サニーベイル・ウエストガーランドテラス 633

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 データブロックのセットに対するイン
    デックスを作成する過程と、 前記データブロックのセットの中の新しい情報を格納で
    きる置き換え可能ブロックと、前記データブロックのセ
    ットの中の新しい情報を格納できない置き換え不可能ブ
    ロックとを識別するべくブロック置き換えロジックを使
    用する過程と、 前記データブロックのセットの中の置き換え可能ブロッ
    クにのみ新しい情報を書き込む過程とを有するコンピュ
    ータメモリへ情報を格納する方法。
  2. 【請求項２】 前記ブロック置き換えロジックを使用
    する過程が、 前記置き換え可能ブロックと前記置き換え不可能ブロッ
    クとを識別するべく、ブロック置き換えマスクを使用す
    る過程を含むことを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記ブロック置き換えロジックを使用
    する過程が、 前記置き換え可能ブロックと前記置き換え不可能ブロッ
    クとを識別するべく、前記データブロックのセットの中
    の各データブロックに於いて、ブロック置き換えビット
    を使用する過程を含むことを特徴とする請求項１に記載
    の方法。
  4. 【請求項４】 前記インデックスを作成する過程が、 キャッシュメモリ内にデータブロックのセットに対する
    インデックスを作成する過程を含むことを特徴とする請
    求項１に記載の方法。
  5. 【請求項５】 前記インデックスを作成する過程が、 変換索引バッファ内にデータブロックのセットに対する
    インデックスを作成する過程を含むことを特徴とする請
    求項１に記載の方法。
  6. 【請求項６】 データブロックのセットを特定するセ
    ット識別デバイスと、 前記データブロックのセットの中の新しい情報を格納で
    きる置き換え可能ブロックと、前記データブロックのセ
    ットの中の新しい情報を格納できない置き換え不可能ブ
    ロックとを識別し、前記データブロックのセットの中の
    置き換え可能ブロックにのみ新しい情報を書き込むブロ
    ック置き換えロジック回路とを有することを特徴とする
    コンピュータメモリへ情報を格納する装置。
  7. 【請求項７】 前記ブロック置き換えロジック回路
    が、 前記置き換え可能ブロックと前記置き換え不可能ブロッ
    クとを識別するブロック置き換えマスクを含むことを特
    徴とする請求項６に記載の装置。
  8. 【請求項８】 前記ブロック置き換えロジック回路
    が、前記置き換え可能ブロックと前記置き換え不可能ブ
    ロックとを識別するべく、前記データブロックのセット
    の中の各データブロックに於けるブロック置き換えビッ
    トをチェックすることを特徴とする請求項６に記載の装
    置。
  9. 【請求項９】 前記セット識別デバイスが、 キャッシュメモリ内のデータブロックのセットを特定す
    ることを特徴とする請求項６に記載の装置。
  10. 【請求項１０】 前記セット識別デバイスが、 変換索引バッファ内のデータブロックのセットを特定す
    ることを特徴とする請求項６に記載の装置。
  11. 【請求項１１】 データブロックのセットを特定する
    セット識別デバイスを設ける過程と、 前記データブロックのセットの中の新しい情報を格納で
    きる置き換え可能ブロックと、前記データブロックのセ
    ットの中の新しい情報を格納できない置き換え不可能ブ
    ロックとを識別し、前記データブロックのセットの中の
    置き換え可能ブロックにのみ新しい情報を書き込むブロ
    ック置き換えロジック回路を設ける過程とを有すること
    を特徴とする、コンピュータメモリへ情報を格納する装
    置の製造方法。
  12. 【請求項１２】 前記置き換え可能ブロックと前記置
    き換え不可能ブロックとを識別するブロック置き換えマ
    スクを設ける過程を更に有することを特徴とする請求項
    １１に記載の方法。
  13. 【請求項１３】 前記置き換え可能ブロックと前記置
    き換え不可能ブロックとを識別する、前記データブロッ
    クのセットの中の各データブロックに於けるブロック置
    き換えビットを設ける過程を更に有することを特徴とす
    る請求項１１に記載の方法。
  14. 【請求項１４】 キャッシュメモリ内のデータブロッ
    クのセットを特定する過程を更に有することを特徴とす
    る請求項１１に記載の方法。
  15. 【請求項１５】 変換索引バッファ内のデータブロッ
    クのセットを特定する過程を更に有することを特徴とす
    る請求項１１に記載の方法。
JP7348426A 1994-12-20 1995-12-18 セットアソシアティブ方式メモリの動的分画化方法及び装置 Pending JPH08235072A (ja)

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US08/359,403 US5584014A (en) 1994-12-20 1994-12-20 Apparatus and method to preserve data in a set associative memory device
US08/359,403 1994-12-20

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KR960024989A (ko) 1996-07-20

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