JPH07281948A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH07281948A JPH07281948A JP6068424A JP6842494A JPH07281948A JP H07281948 A JPH07281948 A JP H07281948A JP 6068424 A JP6068424 A JP 6068424A JP 6842494 A JP6842494 A JP 6842494A JP H07281948 A JPH07281948 A JP H07281948A
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- 238000013519 translation Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 80
- 238000006243 chemical reaction Methods 0.000 claims description 44
- 238000010586 diagram Methods 0.000 description 24
- 230000000694 effects Effects 0.000 description 6
- 230000010365 information processing Effects 0.000 description 5
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
Abstract
(57)【要約】
【目的】 ＤＲＡＭのアクセスモードを高速に判定す
る。 【構成】 本発明によるメモリ制御装置は、論理ページ
番号及び論理ページ内アドレスから構成される論理アド
レス中論理ページ番号が入力され、該論理ページ番号に
対応する物理ページ番号と該物理ページ番号が１つ前に
アクセスされたか否かを示すヒット／ミス信号12とを出
力するＴＬＢ11と、前記ヒット／ミス信号12を受け、該
ヒット／ミス信号12がヒットを示すと、ＤＲＡＭに対し
てファーストページモードでのアクセスを行い、該ヒッ
ト／ミス信号12がミスを示すと、ＤＲＡＭに対して通常
モードでのアクセスを行うＲＡＳ／ＣＡＳ生成回路13と
を備えている。
る。 【構成】 本発明によるメモリ制御装置は、論理ページ
番号及び論理ページ内アドレスから構成される論理アド
レス中論理ページ番号が入力され、該論理ページ番号に
対応する物理ページ番号と該物理ページ番号が１つ前に
アクセスされたか否かを示すヒット／ミス信号12とを出
力するＴＬＢ11と、前記ヒット／ミス信号12を受け、該
ヒット／ミス信号12がヒットを示すと、ＤＲＡＭに対し
てファーストページモードでのアクセスを行い、該ヒッ
ト／ミス信号12がミスを示すと、ＤＲＡＭに対して通常
モードでのアクセスを行うＲＡＳ／ＣＡＳ生成回路13と
を備えている。
Description
【０００１】
【産業上の利用分野】本発明は仮想記憶制御方式を採用
するメモリ制御装置に関し、特に、ダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭと称す。）と接続さ
れるメモリ制御装置に関する。
するメモリ制御装置に関し、特に、ダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭと称す。）と接続さ
れるメモリ制御装置に関する。
【０００２】
【従来の技術】仮想メモリはＲＡＭの容量を見かけ上大
きくするための手法である。つまり、仮想メモリを使っ
た場合、プログラマが使用することのできるＲＡＭの容
量は物理的に存在するＲＡＭの容量より大きくなる。仮
想記憶では、プログラムをセグメントやページの単位で
分断し、それらを主記憶と２次記憶の間で転送すること
によって、主記憶以上の仮想の記憶域を作り出す。しか
し、プログラムの一部が実際に主記憶上に割り付けられ
るときは、かならずしも連続した領域に割り付けられる
とは限らない。そのためプログラム内で用いられている
アドレス（論理アドレス）を実際にプログラムが主記憶
上に割り当てられるアドレス（物理アドレス）にマッピ
ングする機構が必要である。この機構がメモリ管理機構
（以後ＭＭＵと称す）である。なお、このマッピング機
構は一般にアドレス変換テーブル（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ：以後ＴＬ
Ｂと称す）を用いることによって高速化される。
きくするための手法である。つまり、仮想メモリを使っ
た場合、プログラマが使用することのできるＲＡＭの容
量は物理的に存在するＲＡＭの容量より大きくなる。仮
想記憶では、プログラムをセグメントやページの単位で
分断し、それらを主記憶と２次記憶の間で転送すること
によって、主記憶以上の仮想の記憶域を作り出す。しか
し、プログラムの一部が実際に主記憶上に割り付けられ
るときは、かならずしも連続した領域に割り付けられる
とは限らない。そのためプログラム内で用いられている
アドレス（論理アドレス）を実際にプログラムが主記憶
上に割り当てられるアドレス（物理アドレス）にマッピ
ングする機構が必要である。この機構がメモリ管理機構
（以後ＭＭＵと称す）である。なお、このマッピング機
構は一般にアドレス変換テーブル（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ：以後ＴＬ
Ｂと称す）を用いることによって高速化される。
【０００３】次に、主記憶としてＤＲＡＭを用い、ＴＬ
Ｂによって論理アドレスから変換された物理アドレスを
更にＤＲＡＭアドレスに変換し、ＤＲＡＭとアクセスす
る方法について記載する。ＤＲＡＭの基本アクセスは、
まず、行アドレスを与え、そのアドレスによって一行の
データ列を選択し、次に列アドレスを与えることによっ
てデータ列の中から目的のデータを選択する。一方、Ｔ
ＬＢは物理アドレスを時分割して出力しないため、該物
理アドレスをＤＲＡＭの行アドレスと列アドレスに時分
割するマルチプレクサを介してＴＬＢとＤＲＡＭは接続
される。
Ｂによって論理アドレスから変換された物理アドレスを
更にＤＲＡＭアドレスに変換し、ＤＲＡＭとアクセスす
る方法について記載する。ＤＲＡＭの基本アクセスは、
まず、行アドレスを与え、そのアドレスによって一行の
データ列を選択し、次に列アドレスを与えることによっ
てデータ列の中から目的のデータを選択する。一方、Ｔ
ＬＢは物理アドレスを時分割して出力しないため、該物
理アドレスをＤＲＡＭの行アドレスと列アドレスに時分
割するマルチプレクサを介してＴＬＢとＤＲＡＭは接続
される。
【０００４】ところで、従来ＤＲＡＭを高速にアクセス
する方法としてファーストページモードでアクセスする
方法がある。ここで、ファーストページモードとは、同
じ行アドレスのデータ列を連続してアクセスする場合、
後のアクセスは列アドレスのみを与えることでアクセス
する方式をいう。図１２は、例えば特開平４−３８６９
４号公報に記載のメモリ制御装置の構成を示すブロック
図である。このメモリ制御装置においては、１Ｍビット
のＤＲＡＭに接続されるものとし、24ビットの論理アド
レスから20ビットの物理アドレスに変換し、さらに該物
理アドレスをＤＲＡＭアドレスに変換するものとする。
図において、１は論理アドレスＡN 23〜ＡN ０中の論理
ページ番号ＡN 23〜ＡN 16を物理ページ番号Ａ′N 19〜
Ａ′N 16に変換するためのＴＬＢ、２はＴＬＢ１で変換
された物理ページ番号Ａ′N 19〜Ａ′N 16と論理アドレ
スＡN 23〜ＡN ０中の論理ページ内アドレスＡN 15〜Ａ
N０（無変換のまま物理ページ内アドレスとなる）とを
受け、該物理アドレスを時分割してＤＲＡＭの行アドレ
スＡ′N 19〜Ａ′N 16・ＡN 15〜ＡN 10と列アドレスＡ
N ９〜ＡN ０を発生させるマルチプレクサ、３はマルチ
プレクサ２で時分割された行アドレスＡ′N 19〜Ａ′N
16・ＡN 15〜ＡN 10を受け、該行アドレスＡ′N 19〜
Ａ′N 16・ＡN 15〜ＡN 10をラッチするラッチであり、
上位４ビットの行アドレスＡ′N 19〜Ａ′N 16をラッチ
するラッチ3aと下位６ビットの行アドレスＡN 15〜ＡN
10をラッチするラッチ3bとから構成される。４はマルチ
プレクサ２出力の行アドレス中上位４ビットの行アドレ
スＡ′N 19〜Ａ′N 16と該行アドレスの１つ前の行アド
レスＡ′N-1 19〜Ａ′N-1 16をラッチしているラッチ3a
出力とを受け、行アドレスＡ′N 19〜Ａ′N 16と行アド
レスＡ′N-1 19〜Ａ′N-116とが一致するか否かを比較
し、比較結果信号５を出力する比較器、６は論理アドレ
ス（行アドレス）ＡN 10〜ＡN 15と該論理アドレスの１
つ前の論理アドレス（行アドレス）ＡN-1 10〜ＡN-1 15
をラッチしているラッチ3b出力とを受け、論理アドレス
ＡN 10〜ＡN 15と行アドレスＡN-1 10〜ＡN-1 15とが一
致するか否かを比較し、比較結果信号７を出力する比較
器、８は比較器４からの比較結果信号５と比較器６から
の比較結果信号７とを受け、行アドレスを制御するため
のバーＲＡＳ（Ｒｏｗ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ）
信号と列アドレスを制御するためのバーＣＡＳ（Ｃｏｌ
ｏｕｍ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ）信号を生成する
ＲＡＳ／ＣＡＳ生成回路である。なお、マルチプレクサ
２及びＲＡＳ／ＣＡＳ生成回路８とを含めてＤＲＡＭア
クセス制御装置９とする。図１３は、例えば１Ｍビット
のＤＲＡＭ素子を用いた場合に、論理アドレスを物理ア
ドレスに物理アドレスをＤＲＡＭアドレスに変換する方
法を示す図である。論理アドレスは、分断されたプログ
ラムのページを表す論理ページ番号と論理ページ番号内
のアドレスを示す論理ページ内アドレスとから構成さ
れ、論理ページ番号は２次記憶（磁気ディスク等）と主
記憶（ＤＲＡＭ）に割り当てられているので、該論理ペ
ージ番号は実際の主記憶のページ数よりも大きい。また
通常、論理ページ内アドレスは変換されずに物理ページ
内アドレスとして用いられる。こうして得られた物理ア
ドレスがＤＲＡＭの行アドレスと列アドレスに分割され
る。
する方法としてファーストページモードでアクセスする
方法がある。ここで、ファーストページモードとは、同
じ行アドレスのデータ列を連続してアクセスする場合、
後のアクセスは列アドレスのみを与えることでアクセス
する方式をいう。図１２は、例えば特開平４−３８６９
４号公報に記載のメモリ制御装置の構成を示すブロック
図である。このメモリ制御装置においては、１Ｍビット
のＤＲＡＭに接続されるものとし、24ビットの論理アド
レスから20ビットの物理アドレスに変換し、さらに該物
理アドレスをＤＲＡＭアドレスに変換するものとする。
図において、１は論理アドレスＡN 23〜ＡN ０中の論理
ページ番号ＡN 23〜ＡN 16を物理ページ番号Ａ′N 19〜
Ａ′N 16に変換するためのＴＬＢ、２はＴＬＢ１で変換
された物理ページ番号Ａ′N 19〜Ａ′N 16と論理アドレ
スＡN 23〜ＡN ０中の論理ページ内アドレスＡN 15〜Ａ
N０（無変換のまま物理ページ内アドレスとなる）とを
受け、該物理アドレスを時分割してＤＲＡＭの行アドレ
スＡ′N 19〜Ａ′N 16・ＡN 15〜ＡN 10と列アドレスＡ
N ９〜ＡN ０を発生させるマルチプレクサ、３はマルチ
プレクサ２で時分割された行アドレスＡ′N 19〜Ａ′N
16・ＡN 15〜ＡN 10を受け、該行アドレスＡ′N 19〜
Ａ′N 16・ＡN 15〜ＡN 10をラッチするラッチであり、
上位４ビットの行アドレスＡ′N 19〜Ａ′N 16をラッチ
するラッチ3aと下位６ビットの行アドレスＡN 15〜ＡN
10をラッチするラッチ3bとから構成される。４はマルチ
プレクサ２出力の行アドレス中上位４ビットの行アドレ
スＡ′N 19〜Ａ′N 16と該行アドレスの１つ前の行アド
レスＡ′N-1 19〜Ａ′N-1 16をラッチしているラッチ3a
出力とを受け、行アドレスＡ′N 19〜Ａ′N 16と行アド
レスＡ′N-1 19〜Ａ′N-116とが一致するか否かを比較
し、比較結果信号５を出力する比較器、６は論理アドレ
ス（行アドレス）ＡN 10〜ＡN 15と該論理アドレスの１
つ前の論理アドレス（行アドレス）ＡN-1 10〜ＡN-1 15
をラッチしているラッチ3b出力とを受け、論理アドレス
ＡN 10〜ＡN 15と行アドレスＡN-1 10〜ＡN-1 15とが一
致するか否かを比較し、比較結果信号７を出力する比較
器、８は比較器４からの比較結果信号５と比較器６から
の比較結果信号７とを受け、行アドレスを制御するため
のバーＲＡＳ（Ｒｏｗ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ）
信号と列アドレスを制御するためのバーＣＡＳ（Ｃｏｌ
ｏｕｍ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ）信号を生成する
ＲＡＳ／ＣＡＳ生成回路である。なお、マルチプレクサ
２及びＲＡＳ／ＣＡＳ生成回路８とを含めてＤＲＡＭア
クセス制御装置９とする。図１３は、例えば１Ｍビット
のＤＲＡＭ素子を用いた場合に、論理アドレスを物理ア
ドレスに物理アドレスをＤＲＡＭアドレスに変換する方
法を示す図である。論理アドレスは、分断されたプログ
ラムのページを表す論理ページ番号と論理ページ番号内
のアドレスを示す論理ページ内アドレスとから構成さ
れ、論理ページ番号は２次記憶（磁気ディスク等）と主
記憶（ＤＲＡＭ）に割り当てられているので、該論理ペ
ージ番号は実際の主記憶のページ数よりも大きい。また
通常、論理ページ内アドレスは変換されずに物理ページ
内アドレスとして用いられる。こうして得られた物理ア
ドレスがＤＲＡＭの行アドレスと列アドレスに分割され
る。
【０００５】次に上記のように形成されたメモリ制御装
置の動作について説明する。まず、24ビットの論理アド
レスＡN 23〜ＡN ０の内の上位８ビットの論理アドレス
ＡN23〜ＡN 16がＴＬＢ１に入力され、ＴＬＢ１では該
論理アドレスＡN 23〜ＡN 16を４ビットの物理アドレス
Ａ′N 19〜Ａ′N 16に変換し、出力する。また、論理ア
ドレスＡN 23〜ＡN ０の内の下位16ビットの論理アドレ
スＡN 15〜ＡN ０は変換されないので、そのまま物理ア
ドレスＡN １５〜ＡN 0 として使用される。マルチプレ
クサ２は20ビットの物理アドレスＡ′N 19〜Ａ′N 16・
ＡN 15〜ＡN ０を受け、10ビットの行アドレスＡ′N 19
〜Ａ′N 16・ＡN 15〜ＡN 10と10ビットの列アドレスＡ
N ９〜ＡN ０をＲＡＳ／ＣＡＳ生成回路８に同期して出
力させる。
置の動作について説明する。まず、24ビットの論理アド
レスＡN 23〜ＡN ０の内の上位８ビットの論理アドレス
ＡN23〜ＡN 16がＴＬＢ１に入力され、ＴＬＢ１では該
論理アドレスＡN 23〜ＡN 16を４ビットの物理アドレス
Ａ′N 19〜Ａ′N 16に変換し、出力する。また、論理ア
ドレスＡN 23〜ＡN ０の内の下位16ビットの論理アドレ
スＡN 15〜ＡN ０は変換されないので、そのまま物理ア
ドレスＡN １５〜ＡN 0 として使用される。マルチプレ
クサ２は20ビットの物理アドレスＡ′N 19〜Ａ′N 16・
ＡN 15〜ＡN ０を受け、10ビットの行アドレスＡ′N 19
〜Ａ′N 16・ＡN 15〜ＡN 10と10ビットの列アドレスＡ
N ９〜ＡN ０をＲＡＳ／ＣＡＳ生成回路８に同期して出
力させる。
【０００６】ラッチ3aはマルチプレクサ２の出力する上
位４ビットの行アドレスＡ′N 19〜Ａ′N 16をラッチ
し、ラッチ3bはマルチプレクサ２の出力する下位６ビッ
トの行アドレスＡN 15〜ＡN 10をラッチする。比較器４
ではラッチ3a出力の１つ前の行アドレスＡ′N-1 19〜
Ａ′N-1 16とマルチプレクサ２出力の行アドレスＡ′N
19〜Ａ′N 16とを受け、これらの２つのアドレスが一致
するか否かを比較する。これらのアドレスが一致する場
合は、比較器４は比較結果信号５をアクティブ状態に
し、これらのアドレスが一致しない場合は、比較器４は
比較結果信号５をインアクティブ状態にする。一方、比
較器５ではラッチ3b出力の１つ前の行アドレスＡN-1 15
〜ＡN-1 10と論理アドレスＡN 15〜ＡN 10とを受け、こ
れらの２つのアドレスが一致するか否かを比較する。こ
れらのアドレスが一致する場合は、比較器６は比較結果
信号７をアクティブ状態にし、これらのアドレスが一致
しない場合は、比較結果信号７をインアクティブ状態に
する。
位４ビットの行アドレスＡ′N 19〜Ａ′N 16をラッチ
し、ラッチ3bはマルチプレクサ２の出力する下位６ビッ
トの行アドレスＡN 15〜ＡN 10をラッチする。比較器４
ではラッチ3a出力の１つ前の行アドレスＡ′N-1 19〜
Ａ′N-1 16とマルチプレクサ２出力の行アドレスＡ′N
19〜Ａ′N 16とを受け、これらの２つのアドレスが一致
するか否かを比較する。これらのアドレスが一致する場
合は、比較器４は比較結果信号５をアクティブ状態に
し、これらのアドレスが一致しない場合は、比較器４は
比較結果信号５をインアクティブ状態にする。一方、比
較器５ではラッチ3b出力の１つ前の行アドレスＡN-1 15
〜ＡN-1 10と論理アドレスＡN 15〜ＡN 10とを受け、こ
れらの２つのアドレスが一致するか否かを比較する。こ
れらのアドレスが一致する場合は、比較器６は比較結果
信号７をアクティブ状態にし、これらのアドレスが一致
しない場合は、比較結果信号７をインアクティブ状態に
する。
【０００７】ＲＡＳ／ＣＡＳ生成回路８では、比較器４
及び比較器６からそれぞれ比較結果信号５及び比較結果
信号７とを受け、比較結果信号５及び比較結果信号７が
ともにアクティブ状態であれば、ファーストページモー
ドでのＤＲＡＭアクセスを行うためのＲＡＳ／ＣＡＳ信
号を生成する。一方、比較結果信号５あるいは比較結果
信号７の少なくともどちらか一方がインアクティブ状態
であれば、通常モードでのＤＲＡＭアクセスを行うため
のＲＡＳ／ＣＡＳ信号を生成する。
及び比較器６からそれぞれ比較結果信号５及び比較結果
信号７とを受け、比較結果信号５及び比較結果信号７が
ともにアクティブ状態であれば、ファーストページモー
ドでのＤＲＡＭアクセスを行うためのＲＡＳ／ＣＡＳ信
号を生成する。一方、比較結果信号５あるいは比較結果
信号７の少なくともどちらか一方がインアクティブ状態
であれば、通常モードでのＤＲＡＭアクセスを行うため
のＲＡＳ／ＣＡＳ信号を生成する。
【０００８】
【発明が解決しようとする課題】従来のメモリ制御装置
は以上のように構成されているので、ＤＲＡＭのファー
ストページモードアクセスが可能か否かの判定を行う際
に、比較器６からの比較結果信号７がインアクティブ状
態である場合は、比較器４からの比較結果信号５に拘わ
らずＤＲＡＭのアクセス方式が決定されるため高速に判
定を行うことができるが、比較器６からの比較結果信号
７がアクティブ状態である場合は、比較器４からの比較
結果信号５によってＤＲＡＭのアクセス方式が決定され
るため、高速に判定を行うことができないという問題点
があった。つまり、比較器４に入力されるアドレスは物
理アドレスであるため、該物理アドレスを得るために論
理アドレスをＴＬＢ１で物理アドレスに変換しなければ
ならない。つまり、この変換時間が判定の高速化の妨げ
となってしまう。
は以上のように構成されているので、ＤＲＡＭのファー
ストページモードアクセスが可能か否かの判定を行う際
に、比較器６からの比較結果信号７がインアクティブ状
態である場合は、比較器４からの比較結果信号５に拘わ
らずＤＲＡＭのアクセス方式が決定されるため高速に判
定を行うことができるが、比較器６からの比較結果信号
７がアクティブ状態である場合は、比較器４からの比較
結果信号５によってＤＲＡＭのアクセス方式が決定され
るため、高速に判定を行うことができないという問題点
があった。つまり、比較器４に入力されるアドレスは物
理アドレスであるため、該物理アドレスを得るために論
理アドレスをＴＬＢ１で物理アドレスに変換しなければ
ならない。つまり、この変換時間が判定の高速化の妨げ
となってしまう。
【０００９】この発明は以上のような問題点を解消する
ためになされたもので、ＤＲＡＭのアクセス方式を高速
に判定することのできるメモリ制御装置を得ることを目
的とする。
ためになされたもので、ＤＲＡＭのアクセス方式を高速
に判定することのできるメモリ制御装置を得ることを目
的とする。
【００１０】
【課題を解決するための手段】請求項１乃至４に係るメ
モリ制御装置は、論理ページ番号と論理ページ内アドレ
スから構成される論理アドレス中の論理ページ番号が入
力され、該論理ページ番号に対応する物理ページ番号と
該物理ページ番号が前回にアクセスされたか否かを示す
制御信号とが出力されるアドレス変換手段と、前記アド
レス変換手段からの制御信号を受け、該制御信号が物理
ページ番号の前回にアクセスされたことを示す場合は、
ＤＲＡＭに対してファーストページモードでのアクセス
を行い、該制御信号が物理ページ番号の前回にアクセス
されなかったことを示す場合は、ＤＲＡＭに対して通常
モードでのアクセスを行うＤＲＡＭアクセス制御手段
と、前記論理アドレス中の論理ページ内アドレスと前記
アドレス変換手段からの物理ページ番号とが入力され、
該物理ページ番号をＤＲＡＭの行アドレスとし、該論理
ページ内アドレスをＤＲＡＭの列アドレスとして時分割
して出力するマルチプレクサとを備えたことを特徴とす
る。
モリ制御装置は、論理ページ番号と論理ページ内アドレ
スから構成される論理アドレス中の論理ページ番号が入
力され、該論理ページ番号に対応する物理ページ番号と
該物理ページ番号が前回にアクセスされたか否かを示す
制御信号とが出力されるアドレス変換手段と、前記アド
レス変換手段からの制御信号を受け、該制御信号が物理
ページ番号の前回にアクセスされたことを示す場合は、
ＤＲＡＭに対してファーストページモードでのアクセス
を行い、該制御信号が物理ページ番号の前回にアクセス
されなかったことを示す場合は、ＤＲＡＭに対して通常
モードでのアクセスを行うＤＲＡＭアクセス制御手段
と、前記論理アドレス中の論理ページ内アドレスと前記
アドレス変換手段からの物理ページ番号とが入力され、
該物理ページ番号をＤＲＡＭの行アドレスとし、該論理
ページ内アドレスをＤＲＡＭの列アドレスとして時分割
して出力するマルチプレクサとを備えたことを特徴とす
る。
【００１１】さらに、前記アドレス変換手段は、論理ペ
ージ番号から変換される物理ページ番号に対応して設け
られ、前記物理ページ番号への変換時に変換されたこと
を示す情報を格納する記憶手段を備えたことを特徴とす
る。
ージ番号から変換される物理ページ番号に対応して設け
られ、前記物理ページ番号への変換時に変換されたこと
を示す情報を格納する記憶手段を備えたことを特徴とす
る。
【００１２】さらに他には、前記論理ページ番号は、プ
ロセスを区別するためのプロセス番号を含むことを特徴
とする。
ロセスを区別するためのプロセス番号を含むことを特徴
とする。
【００１３】さらに他には、前記論理アドレスが入力さ
れ、該論理アドレスがＤＲＡＭアドレスに変換されるア
ドレスか否かを判別し、その判別結果信号を出力するア
ドレス判別手段を備え、前記タイミング制御手段は、前
記アドレス判別手段からの判別結果信号を受け、該判別
結果信号がＤＲＡＭアドレスに変換されるアドレスであ
ることを示すと、前記制御信号に基づいてＤＲＡＭをア
クセスし、該判別結果信号がＤＲＡＭアドレスに変換さ
れないアドレスであることを示すと、前記制御信号に拘
わらずＤＲＡＭをアクセスすることを禁止することを特
徴とする。
れ、該論理アドレスがＤＲＡＭアドレスに変換されるア
ドレスか否かを判別し、その判別結果信号を出力するア
ドレス判別手段を備え、前記タイミング制御手段は、前
記アドレス判別手段からの判別結果信号を受け、該判別
結果信号がＤＲＡＭアドレスに変換されるアドレスであ
ることを示すと、前記制御信号に基づいてＤＲＡＭをア
クセスし、該判別結果信号がＤＲＡＭアドレスに変換さ
れないアドレスであることを示すと、前記制御信号に拘
わらずＤＲＡＭをアクセスすることを禁止することを特
徴とする。
【００１４】また、請求項５乃至８に係るメモリ制御装
置は、論理ページ番号及び論理ページ内アドレスから構
成される論理アドレス中の論理ページ番号が入力され、
該論理ページ番号に対応する物理ページ番号を出力する
アドレス変換手段と、前記論理アドレス中ＤＲＡＭの行
アドレスに変換されるＮ（Ｎ：自然数）ビットの論理ア
ドレスが入力され、次のＮビットの論理アドレスが入力
されるまで入力されたＮビットの論理アドレスを記憶す
る第１の記憶手段と、前記第１の記憶手段に記憶されて
いるＮビットの論理アドレスと次のＮビットの論理アド
レスとが入力され、Ｎビットの論理アドレスと次のＮビ
ットの論理アドレスとが一致するか否かを比較し、比較
結果信号を出力する比較手段と、前記比較手段からの比
較結果信号を受け、比較結果信号が一致を示すと、ＤＲ
ＡＭに対してファーストページモードでのアクセスを行
い、該比較結果信号が不一致を示す場合は、ＤＲＡＭに
対して通常モードでのアクセスを行うＤＲＡＭアクセス
制御手段と、前記論理アドレス中の論理ページ内アドレ
スと前記アドレス変換手段からの物理ページ番号とが入
力され、ＤＲＡＭの行アドレスと列アドレスとを時分割
して出力するマルチプレクサとを備えたことを特徴とす
る。
置は、論理ページ番号及び論理ページ内アドレスから構
成される論理アドレス中の論理ページ番号が入力され、
該論理ページ番号に対応する物理ページ番号を出力する
アドレス変換手段と、前記論理アドレス中ＤＲＡＭの行
アドレスに変換されるＮ（Ｎ：自然数）ビットの論理ア
ドレスが入力され、次のＮビットの論理アドレスが入力
されるまで入力されたＮビットの論理アドレスを記憶す
る第１の記憶手段と、前記第１の記憶手段に記憶されて
いるＮビットの論理アドレスと次のＮビットの論理アド
レスとが入力され、Ｎビットの論理アドレスと次のＮビ
ットの論理アドレスとが一致するか否かを比較し、比較
結果信号を出力する比較手段と、前記比較手段からの比
較結果信号を受け、比較結果信号が一致を示すと、ＤＲ
ＡＭに対してファーストページモードでのアクセスを行
い、該比較結果信号が不一致を示す場合は、ＤＲＡＭに
対して通常モードでのアクセスを行うＤＲＡＭアクセス
制御手段と、前記論理アドレス中の論理ページ内アドレ
スと前記アドレス変換手段からの物理ページ番号とが入
力され、ＤＲＡＭの行アドレスと列アドレスとを時分割
して出力するマルチプレクサとを備えたことを特徴とす
る。
【００１５】さらに、前記Ｎビットの論理アドレスは前
記論理ページ番号と一致することを特徴とする。
記論理ページ番号と一致することを特徴とする。
【００１６】さらに他には、前記論理ページ番号は、プ
ロセスを区別するためのプロセス番号を含むことを特徴
とする。
ロセスを区別するためのプロセス番号を含むことを特徴
とする。
【００１７】さらに他には、前記論理アドレスが入力さ
れ、該論理アドレスがＤＲＡＭアドレスに変換されるア
ドレスか否かを判別し、その判別結果信号を出力するア
ドレス判別手段を備え、前記タイミング制御手段は、前
記アドレス判別手段からの判別結果信号を受け、該判別
結果信号がＤＲＡＭアドレスに変換されるアドレスであ
ることを示すと、前記制御信号に基づいてＤＲＡＭをア
クセスし、該判別結果信号がＤＲＡＭアドレスに変換さ
れないアドレスであることを示すと、前記制御信号に拘
わらずＤＲＡＭをアクセスすることを禁止することを特
徴とする。
れ、該論理アドレスがＤＲＡＭアドレスに変換されるア
ドレスか否かを判別し、その判別結果信号を出力するア
ドレス判別手段を備え、前記タイミング制御手段は、前
記アドレス判別手段からの判別結果信号を受け、該判別
結果信号がＤＲＡＭアドレスに変換されるアドレスであ
ることを示すと、前記制御信号に基づいてＤＲＡＭをア
クセスし、該判別結果信号がＤＲＡＭアドレスに変換さ
れないアドレスであることを示すと、前記制御信号に拘
わらずＤＲＡＭをアクセスすることを禁止することを特
徴とする。
【００１８】
【作用】本発明に係るメモリ制御装置においては、ＤＲ
ＡＭの行アドレスと一致するように物理アドレスの物理
ページ番号を設定し、ＤＲＡＭの列アドレスと一致する
ように物理アドレスの物理ページ内アドレスを設定して
いるので、論理ページ番号を物理ページ番号に変換する
ためのアドレス変換手段において、同じ物理ページ番号
に続けて変換されたか否かを示す制御信号を設けること
によりＤＲＡＭの行アドレスが１つ前の行アドレスと一
致するか否かの判定を行うことができる。
ＡＭの行アドレスと一致するように物理アドレスの物理
ページ番号を設定し、ＤＲＡＭの列アドレスと一致する
ように物理アドレスの物理ページ内アドレスを設定して
いるので、論理ページ番号を物理ページ番号に変換する
ためのアドレス変換手段において、同じ物理ページ番号
に続けて変換されたか否かを示す制御信号を設けること
によりＤＲＡＭの行アドレスが１つ前の行アドレスと一
致するか否かの判定を行うことができる。
【００１９】また、本発明におけるメモリ制御装置にお
いては、論理アドレスの中でＤＲＡＭの行アドレスに変
換される部分の論理アドレスを予め抽出し、該論理アド
レスと１つ前の論理アドレスとが一致するか否かを比較
することにより、ＤＲＡＭの行アドレスが１つ前の行ア
ドレスと一致するか否かを判定する。よって、アドレス
変換手段により論理ページ番号を物理ページ番号に変換
している間に、記憶手段及び比較手段によって論理アド
レスが１つ前の論理アドレスと一致するか否かを判定で
きる。
いては、論理アドレスの中でＤＲＡＭの行アドレスに変
換される部分の論理アドレスを予め抽出し、該論理アド
レスと１つ前の論理アドレスとが一致するか否かを比較
することにより、ＤＲＡＭの行アドレスが１つ前の行ア
ドレスと一致するか否かを判定する。よって、アドレス
変換手段により論理ページ番号を物理ページ番号に変換
している間に、記憶手段及び比較手段によって論理アド
レスが１つ前の論理アドレスと一致するか否かを判定で
きる。
【００２０】
実施例１．以下、本発明の１実施例について説明する。
本実施例においては、物理アドレスの上位の物理ページ
番号をＤＲＡＭの行アドレスと一致させ、物理アドレス
の下位のページ内アドレスをＤＲＡＭの列アドレスと一
致させている。
本実施例においては、物理アドレスの上位の物理ページ
番号をＤＲＡＭの行アドレスと一致させ、物理アドレス
の下位のページ内アドレスをＤＲＡＭの列アドレスと一
致させている。
【００２１】図１は、本発明におけるメモリ制御装置を
示すブロック構成図である。図において、２は従来装置
を示す図１２と同一あるいは相当する部分を示す。11は
ＴＬＢであり、以下に記載する構成要件11a 、11b 及び
11c から成る。11a は論理アドレスの論理ページ番号を
保持するレジスタ群、11b はレジスタ群11a の各々に対
応した物理ページ番号を保持するレジスタ群、11c はレ
ジスタ群11a の各々に対応したフリップフロップ群であ
り、レジスタ群11a の中でファーストページモードで活
性となっているＤＲＡＭの行アドレスに対応する論理ペ
ージ番号を格納しているレジスタを論理「１」で示す。
ここで便宜上、レジスタ群11a はレジスタ11a1〜11a n
で構成され、レジスタ群11b はレジスタ11b1〜11b n で
構成され、フリップフロップ群11c はフリップフロップ
11c1〜11c n で構成されるものとし、レジスタ11a1〜11
a n の各々にレジスタ11b1〜11b n 及びフリップフロッ
プ11c1〜11c n の各々が対応するものとする。12は入力
された論理ページ番号を保持するレジスタ11a i （１≦
ｉ≦ｎ）に対応するフリップフロップ11c i の論理を示
すヒット／ミス信号であり、フリップフロップ11c i の
論理が「１」を示す場合はＤＲＡＭのファーストページ
モードを示し（この場合を「ヒット」と称す）、フリッ
プフロップ11c i の論理が「０」を示す場合はＤＲＡＭ
の通常モードを示す（この場合を「ミス」と称す）。13
はヒット／ミス信号12を受け、ヒット／ミス信号12が
「ヒット」の場合は、図示しないＤＲＡＭに対してファ
ーストページモードでアクセスするためのＲＡＳ／ＣＡ
Ｓ信号を生成し、該ヒット／ミス信号12が「ミス」の場
合は、図示しないＤＲＡＭに対して通常モードでアクセ
スするためのＲＡＳ／ＣＡＳ信号を生成する。
示すブロック構成図である。図において、２は従来装置
を示す図１２と同一あるいは相当する部分を示す。11は
ＴＬＢであり、以下に記載する構成要件11a 、11b 及び
11c から成る。11a は論理アドレスの論理ページ番号を
保持するレジスタ群、11b はレジスタ群11a の各々に対
応した物理ページ番号を保持するレジスタ群、11c はレ
ジスタ群11a の各々に対応したフリップフロップ群であ
り、レジスタ群11a の中でファーストページモードで活
性となっているＤＲＡＭの行アドレスに対応する論理ペ
ージ番号を格納しているレジスタを論理「１」で示す。
ここで便宜上、レジスタ群11a はレジスタ11a1〜11a n
で構成され、レジスタ群11b はレジスタ11b1〜11b n で
構成され、フリップフロップ群11c はフリップフロップ
11c1〜11c n で構成されるものとし、レジスタ11a1〜11
a n の各々にレジスタ11b1〜11b n 及びフリップフロッ
プ11c1〜11c n の各々が対応するものとする。12は入力
された論理ページ番号を保持するレジスタ11a i （１≦
ｉ≦ｎ）に対応するフリップフロップ11c i の論理を示
すヒット／ミス信号であり、フリップフロップ11c i の
論理が「１」を示す場合はＤＲＡＭのファーストページ
モードを示し（この場合を「ヒット」と称す）、フリッ
プフロップ11c i の論理が「０」を示す場合はＤＲＡＭ
の通常モードを示す（この場合を「ミス」と称す）。13
はヒット／ミス信号12を受け、ヒット／ミス信号12が
「ヒット」の場合は、図示しないＤＲＡＭに対してファ
ーストページモードでアクセスするためのＲＡＳ／ＣＡ
Ｓ信号を生成し、該ヒット／ミス信号12が「ミス」の場
合は、図示しないＤＲＡＭに対して通常モードでアクセ
スするためのＲＡＳ／ＣＡＳ信号を生成する。
【００２２】図２は本発明によるアドレス変換方式を説
明するための図である。本発明によるアドレス変換方式
の特徴は、物理アドレスの内の物理ページ番号はＤＲＡ
Ｍの行アドレスと一致させ、物理ページ内アドレスはＤ
ＲＡＭの列アドレスと一致させることである。例えば図
２に示すように、32ビット長の論理アドレスから24ビッ
ト長の物理アドレスへアドレスを変換する場合について
説明する。24ビット長のアドレス空間は16Ｍバイトの大
きさであり、16ＭＤＲＡＭ（×１ビット品）を８個並列
に置くことで実現できる。16ＭＤＲＡＭの行アドレス及
び列アドレスは12ビットであるから、24ビットの物理ア
ドレスの内上位12ビットの物理アドレスはＤＲＡＭの行
アドレスとなり、下位12ビットの物理アドレスはＤＲＡ
Ｍの列アドレスとなるので、物理アドレスの上位12ビッ
トが物理ページ番号となり、物理アドレスの下位12ビッ
トが物理ページ内アドレスとなる。よって、論理アドレ
スの内論理ページ番号に相当する論理アドレスが物理ア
ドレスに変換されて物理ページ番号となり、論理アドレ
スの内論理ページ内アドレスに相当する論理アドレスが
無変換のまま物理ページ内アドレスとなるので、32ビッ
トの論理アドレスＡN 31〜ＡN ０の内上位20ビットＡN
31〜ＡN 12が論理ページ番号となり、下位12ビットＡN
11〜ＡN ０が論理ページ内アドレスとなる。
明するための図である。本発明によるアドレス変換方式
の特徴は、物理アドレスの内の物理ページ番号はＤＲＡ
Ｍの行アドレスと一致させ、物理ページ内アドレスはＤ
ＲＡＭの列アドレスと一致させることである。例えば図
２に示すように、32ビット長の論理アドレスから24ビッ
ト長の物理アドレスへアドレスを変換する場合について
説明する。24ビット長のアドレス空間は16Ｍバイトの大
きさであり、16ＭＤＲＡＭ（×１ビット品）を８個並列
に置くことで実現できる。16ＭＤＲＡＭの行アドレス及
び列アドレスは12ビットであるから、24ビットの物理ア
ドレスの内上位12ビットの物理アドレスはＤＲＡＭの行
アドレスとなり、下位12ビットの物理アドレスはＤＲＡ
Ｍの列アドレスとなるので、物理アドレスの上位12ビッ
トが物理ページ番号となり、物理アドレスの下位12ビッ
トが物理ページ内アドレスとなる。よって、論理アドレ
スの内論理ページ番号に相当する論理アドレスが物理ア
ドレスに変換されて物理ページ番号となり、論理アドレ
スの内論理ページ内アドレスに相当する論理アドレスが
無変換のまま物理ページ内アドレスとなるので、32ビッ
トの論理アドレスＡN 31〜ＡN ０の内上位20ビットＡN
31〜ＡN 12が論理ページ番号となり、下位12ビットＡN
11〜ＡN ０が論理ページ内アドレスとなる。
【００２３】次に、本発明によるメモリ制御装置の動作
を図３及び図４に示すタイミングチャートを用いて説明
する。図３は通常モードでＤＲＡＭアクセスを行った場
合のタイミングチャート図を示し、図４はファーストペ
ージモードでＤＲＡＭアクセスを行った場合のタイミン
グチャート図を示す。まず32ビットの論理アドレスの内
上位20ビットの論理ページ番号ＡN 31〜ＡN 12がＴＬＢ
11に入力される。ＴＬＢ11では、レジスタ群11a の中で
該論理ページ番号ＡN 31〜ＡN 12と一致する内容を持つ
レジスタ11a i （１≦ｉ≦ｎ）が選択され、該レジスタ
11a i に対応するレジスタ11b i の保持する物理ページ
番号Ａ′N 23〜Ａ′N 12（ＤＲＡＭ行アドレス）及び該
レジスタ11a i に対応するフリップフロップ11c i の内
容（ヒット／ミス信号12）がそれぞれマルチプレクサ２
及びＲＡＳ／ＣＡＳ生成回路13に出力される。ここで、
レジスタ群11a の中に論理ページ番号ＡN 31〜ＡN 12と
一致する内容を持つレジスタ11a i が存在しない場合
は、情報処理装置のＣＰＵ（図示せず）に例外発生が伝
えられ、ソフトウェア処理が行われる。この後、フリッ
プフロップ群11c は全て論理「０」にクリアされ、フリ
ップフロップ11c i の論理のみ「１」にセットされる。
つまり、ＴＬＢ11から出力されたフリップフロップ11c
i の内容が「０」を示す場合は、１つ前の論理ページ番
号ＡN-1 31〜ＡN-1 12が物理ページ番号Ａ′N 23〜Ａ′
N 12に変換されなかったことを示すので、ＤＲＡＭ行ア
ドレスは１つ前のＤＲＡＭ行アドレスと一致しないこと
になる。また、ＴＬＢ11から出力されたフリップフロッ
プ11c i の内容が「１」を示す場合は、１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12が物理ページ番号Ａ′N 23
〜Ａ′N 12に変換されたことを示すので、ＤＲＡＭ行ア
ドレスは１つ前のＤＲＡＭ行アドレスと一致することに
なる。
を図３及び図４に示すタイミングチャートを用いて説明
する。図３は通常モードでＤＲＡＭアクセスを行った場
合のタイミングチャート図を示し、図４はファーストペ
ージモードでＤＲＡＭアクセスを行った場合のタイミン
グチャート図を示す。まず32ビットの論理アドレスの内
上位20ビットの論理ページ番号ＡN 31〜ＡN 12がＴＬＢ
11に入力される。ＴＬＢ11では、レジスタ群11a の中で
該論理ページ番号ＡN 31〜ＡN 12と一致する内容を持つ
レジスタ11a i （１≦ｉ≦ｎ）が選択され、該レジスタ
11a i に対応するレジスタ11b i の保持する物理ページ
番号Ａ′N 23〜Ａ′N 12（ＤＲＡＭ行アドレス）及び該
レジスタ11a i に対応するフリップフロップ11c i の内
容（ヒット／ミス信号12）がそれぞれマルチプレクサ２
及びＲＡＳ／ＣＡＳ生成回路13に出力される。ここで、
レジスタ群11a の中に論理ページ番号ＡN 31〜ＡN 12と
一致する内容を持つレジスタ11a i が存在しない場合
は、情報処理装置のＣＰＵ（図示せず）に例外発生が伝
えられ、ソフトウェア処理が行われる。この後、フリッ
プフロップ群11c は全て論理「０」にクリアされ、フリ
ップフロップ11c i の論理のみ「１」にセットされる。
つまり、ＴＬＢ11から出力されたフリップフロップ11c
i の内容が「０」を示す場合は、１つ前の論理ページ番
号ＡN-1 31〜ＡN-1 12が物理ページ番号Ａ′N 23〜Ａ′
N 12に変換されなかったことを示すので、ＤＲＡＭ行ア
ドレスは１つ前のＤＲＡＭ行アドレスと一致しないこと
になる。また、ＴＬＢ11から出力されたフリップフロッ
プ11c i の内容が「１」を示す場合は、１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12が物理ページ番号Ａ′N 23
〜Ａ′N 12に変換されたことを示すので、ＤＲＡＭ行ア
ドレスは１つ前のＤＲＡＭ行アドレスと一致することに
なる。
【００２４】さて、ＲＡＳ／ＣＡＳ生成回路13では、Ｔ
ＬＢ11から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「０」即ち「ミス」を示すと、通
常モードのＲＡＳ／ＣＡＳ信号を生成し（図３）、該ヒ
ット／ミス信号が「１」即ち「ヒット」を示すと、ファ
ーストページモードのＲＡＳ／ＣＡＳ信号を生成する
（図４）。
ＬＢ11から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「０」即ち「ミス」を示すと、通
常モードのＲＡＳ／ＣＡＳ信号を生成し（図３）、該ヒ
ット／ミス信号が「１」即ち「ヒット」を示すと、ファ
ーストページモードのＲＡＳ／ＣＡＳ信号を生成する
（図４）。
【００２５】本発明におけるメモリ制御装置において
は、ＤＲＡＭの行アドレスと一致するように物理アドレ
スの物理ページ番号を設定し、ＤＲＡＭの列アドレスと
一致するように物理アドレスの物理ページ内アドレスを
設定しているので、ＤＲＡＭの行アドレス中に、アドレ
ス変換の行われるビット及びアドレス変換の行われない
ビットの２通りビットが存在しないので、つまり、ＴＬ
Ｂ11によりアドレス変換の行われるビットのみしか存在
しないので、行アドレスが１つ前の行アドレスと一致す
るか否かの判定をＴＬＢ11中にフリップフロップ11c を
設けることにより行うことができる。ＴＬＢ11において
は、入力された論理ページ番号が物理ページ番号（ＤＲ
ＡＭ行アドレス）に変換されると、該物理ページ番号の
格納されたレジスタ11b i に対応するフリップフロップ
11c i の内容をＲＡＳ／ＣＡＳ生成回路13に出力する。
よってＴＬＢ11において、入力された論理ページ番号Ａ
Ｎ ３１〜ＡＮ １２を対応する物理ページ番号Ａ′N
31〜Ａ′N 12に変換すると同時に、対応するフリップフ
ロップ11c i の内容を出力させ、全てのフリップフロッ
プ群11c を「０」にセットした後でフリップフロップ11
c i の内容を「１」にセットしなおすようにすれば、出
力されたフリップフロップ11c i の内容によりフリップ
フロップ11c に対応する物理ページ番号（ＤＲＡＭ行ア
ドレス）と前の物理ページ番号（ＤＲＡＭ行アドレス）
と一致するか否かが高速に判定できる。つまり、本発明
によるアドレス変換方式及びメモリ制御装置を用いるこ
とにより、ＤＲＡＭのアクセス方式が通常モードかファ
ーストページモードかの判定をＴＬＢ11でのアドレス変
換動作と同時に行うことができ、行アドレスをラッチす
るためのラッチ及びラッチ出力の行アドレスと次データ
の行アドレスを比較するための比較器を必要とせず、高
速にＤＲＡＭのアクセス方式を判定できる。
は、ＤＲＡＭの行アドレスと一致するように物理アドレ
スの物理ページ番号を設定し、ＤＲＡＭの列アドレスと
一致するように物理アドレスの物理ページ内アドレスを
設定しているので、ＤＲＡＭの行アドレス中に、アドレ
ス変換の行われるビット及びアドレス変換の行われない
ビットの２通りビットが存在しないので、つまり、ＴＬ
Ｂ11によりアドレス変換の行われるビットのみしか存在
しないので、行アドレスが１つ前の行アドレスと一致す
るか否かの判定をＴＬＢ11中にフリップフロップ11c を
設けることにより行うことができる。ＴＬＢ11において
は、入力された論理ページ番号が物理ページ番号（ＤＲ
ＡＭ行アドレス）に変換されると、該物理ページ番号の
格納されたレジスタ11b i に対応するフリップフロップ
11c i の内容をＲＡＳ／ＣＡＳ生成回路13に出力する。
よってＴＬＢ11において、入力された論理ページ番号Ａ
Ｎ ３１〜ＡＮ １２を対応する物理ページ番号Ａ′N
31〜Ａ′N 12に変換すると同時に、対応するフリップフ
ロップ11c i の内容を出力させ、全てのフリップフロッ
プ群11c を「０」にセットした後でフリップフロップ11
c i の内容を「１」にセットしなおすようにすれば、出
力されたフリップフロップ11c i の内容によりフリップ
フロップ11c に対応する物理ページ番号（ＤＲＡＭ行ア
ドレス）と前の物理ページ番号（ＤＲＡＭ行アドレス）
と一致するか否かが高速に判定できる。つまり、本発明
によるアドレス変換方式及びメモリ制御装置を用いるこ
とにより、ＤＲＡＭのアクセス方式が通常モードかファ
ーストページモードかの判定をＴＬＢ11でのアドレス変
換動作と同時に行うことができ、行アドレスをラッチす
るためのラッチ及びラッチ出力の行アドレスと次データ
の行アドレスを比較するための比較器を必要とせず、高
速にＤＲＡＭのアクセス方式を判定できる。
【００２６】実施例２．図５は本発明の第２実施例によ
るメモリ制御装置のブロック構成図である。図５に示す
メモリ制御装置においても、実施例１の図２に示すアド
レス変換方式、即ち、物理アドレスの内の物理ページ番
号をＤＲＡＭの行アドレスと一致させ、物理ページ内ア
ドレスをＤＲＡＭの列アドレスと一致させている。よっ
て、本実施例においても32ビット長の論理アドレスから
24ビット長の物理アドレスへアドレスを変換する場合に
ついて説明する。図５において、１、２、12、13は従来
装置を示す図１２あるいは第１実施例を示す図１に記載
されたものと同一あるいは相当する部分を示す。16は、
論理アドレス中の論理ページ番号に相当する論理アドレ
スが入力され、該論理ページ番号をラッチするためのラ
ッチ、17はラッチ16出力の論理ページ番号と該ラッチ16
出力の次データである論理ページ番号とが入力され、論
理ページ番号と次データである論理ページ番号とが一致
するか否かを比較し、比較結果をヒット／ミス信号12と
してＲＡＳ／ＣＡＳ生成回路13に出力する。論理ページ
番号と次データである論理ページ番号とが一致する場合
は「ヒット」を示し、論理ページ番号と次データである
論理ページ番号とが一致しない場合は「ミス」を示す。
ここでＴＬＢ１に関して、便宜上、レジスタ1aはレジス
タ1a1 〜1an で構成され、レジスタ群1bはレジスタ1b1
〜1bn で構成され、レジスタ1a1 〜1an の各々にレジス
タ1b1 〜1bn の各々が対応するものとする。
るメモリ制御装置のブロック構成図である。図５に示す
メモリ制御装置においても、実施例１の図２に示すアド
レス変換方式、即ち、物理アドレスの内の物理ページ番
号をＤＲＡＭの行アドレスと一致させ、物理ページ内ア
ドレスをＤＲＡＭの列アドレスと一致させている。よっ
て、本実施例においても32ビット長の論理アドレスから
24ビット長の物理アドレスへアドレスを変換する場合に
ついて説明する。図５において、１、２、12、13は従来
装置を示す図１２あるいは第１実施例を示す図１に記載
されたものと同一あるいは相当する部分を示す。16は、
論理アドレス中の論理ページ番号に相当する論理アドレ
スが入力され、該論理ページ番号をラッチするためのラ
ッチ、17はラッチ16出力の論理ページ番号と該ラッチ16
出力の次データである論理ページ番号とが入力され、論
理ページ番号と次データである論理ページ番号とが一致
するか否かを比較し、比較結果をヒット／ミス信号12と
してＲＡＳ／ＣＡＳ生成回路13に出力する。論理ページ
番号と次データである論理ページ番号とが一致する場合
は「ヒット」を示し、論理ページ番号と次データである
論理ページ番号とが一致しない場合は「ミス」を示す。
ここでＴＬＢ１に関して、便宜上、レジスタ1aはレジス
タ1a1 〜1an で構成され、レジスタ群1bはレジスタ1b1
〜1bn で構成され、レジスタ1a1 〜1an の各々にレジス
タ1b1 〜1bn の各々が対応するものとする。
【００２７】次に上記のように構成されたメモリ制御装
置の動作について説明する。32ビットの論理アドレスＡ
N 31〜ＡN ０の内上位20ビットの論理ページ番号ＡN 31
〜ＡN 12がＴＬＢ１、ラッチ16及び比較器17に入力され
る。ＴＬＢ１では、レジスタ群1aの中で論理ページ番号
ＡN 31〜ＡN 12と一致する内容を持つレジスタ1ai （１
≦ｉ≦ｎ）が選択され、該レジスタ1ai に対応するレジ
スタ1bi の保持する物理ページ番号Ａ′N 23〜Ａ′N 12
（ＤＲＡＭ行アドレス）がマルチプレクサ２に出力され
る。
置の動作について説明する。32ビットの論理アドレスＡ
N 31〜ＡN ０の内上位20ビットの論理ページ番号ＡN 31
〜ＡN 12がＴＬＢ１、ラッチ16及び比較器17に入力され
る。ＴＬＢ１では、レジスタ群1aの中で論理ページ番号
ＡN 31〜ＡN 12と一致する内容を持つレジスタ1ai （１
≦ｉ≦ｎ）が選択され、該レジスタ1ai に対応するレジ
スタ1bi の保持する物理ページ番号Ａ′N 23〜Ａ′N 12
（ＤＲＡＭ行アドレス）がマルチプレクサ２に出力され
る。
【００２８】この時、ラッチ16では論理ページ番号ＡN
31〜ＡN 12を受けると、ラッチしていた１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12を比較器17に出力し、次の
論理ページ番号ＡN+1 31〜ＡN+1 12が入力されるまで論
理ページ番号ＡN 31〜ＡN 12を保持する。一方、比較器
17ではラッチ16出力の論理ページ番号ＡN-1 31〜ＡN- 1
12と論理ページ番号ＡN 31〜ＡN 12とを受け、論理ペー
ジ番号ＡN-1 31〜ＡN- 1 12と論理ページ番号ＡN 31〜Ａ
N 12とが一致するか否かを比較し、その比較結果をヒッ
ト／ミス信号12としてＲＡＳ／ＣＡＳ生成回路13に出力
する。
31〜ＡN 12を受けると、ラッチしていた１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12を比較器17に出力し、次の
論理ページ番号ＡN+1 31〜ＡN+1 12が入力されるまで論
理ページ番号ＡN 31〜ＡN 12を保持する。一方、比較器
17ではラッチ16出力の論理ページ番号ＡN-1 31〜ＡN- 1
12と論理ページ番号ＡN 31〜ＡN 12とを受け、論理ペー
ジ番号ＡN-1 31〜ＡN- 1 12と論理ページ番号ＡN 31〜Ａ
N 12とが一致するか否かを比較し、その比較結果をヒッ
ト／ミス信号12としてＲＡＳ／ＣＡＳ生成回路13に出力
する。
【００２９】さて、ＲＡＳ／ＣＡＳ生成回路13では、Ｔ
ＬＢ１から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「ミス」を示すと、通常モードの
ＲＡＳ／ＣＡＳ信号を生成し、該ヒット／ミス信号が
「ヒット」を示すと、ファーストページモードのＲＡＳ
／ＣＡＳ信号を生成する。
ＬＢ１から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「ミス」を示すと、通常モードの
ＲＡＳ／ＣＡＳ信号を生成し、該ヒット／ミス信号が
「ヒット」を示すと、ファーストページモードのＲＡＳ
／ＣＡＳ信号を生成する。
【００３０】本発明におけるメモリ制御装置において
は、論理アドレスの中でＤＲＡＭの行アドレスに変換さ
れる部分の論理アドレスを予め抽出し、該論理アドレス
と１つ前の論理アドレスとが一致するか否かを比較する
ことにより、ＤＲＡＭの行アドレスが１つ前の行アドレ
スと一致するか否かを判定する。よって、ＴＬＢ１によ
り論理ページ番号を物理ページ番号に変換している間
に、ラッチ16及び比較器17によって論理アドレスが１つ
前の論理アドレスと一致するか否かを判定できるので、
ＴＬＢ１により論理アドレスを物理アドレスに変換した
後にＤＲＡＭの行アドレスが１つ前の行アドレスと一致
するか否かの判定を行う必要がなく、高速にヒット／ミ
ス判定を行うことができる。また、本実施例では、論理
ページ内アドレスをＤＲＡＭの列アドレスとして出力さ
せており、ＴＬＢ１での動作よりもヒット／ミス判定の
方が速いため、ＲＡＳ／ＣＡＳ生成回路13からマルチプ
レクサ２を制御するための制御信号を実施例１よりも速
く出力させることが可能となるので、ファーストページ
モードでのアクセスをより速く行えるという効果もあ
る。
は、論理アドレスの中でＤＲＡＭの行アドレスに変換さ
れる部分の論理アドレスを予め抽出し、該論理アドレス
と１つ前の論理アドレスとが一致するか否かを比較する
ことにより、ＤＲＡＭの行アドレスが１つ前の行アドレ
スと一致するか否かを判定する。よって、ＴＬＢ１によ
り論理ページ番号を物理ページ番号に変換している間
に、ラッチ16及び比較器17によって論理アドレスが１つ
前の論理アドレスと一致するか否かを判定できるので、
ＴＬＢ１により論理アドレスを物理アドレスに変換した
後にＤＲＡＭの行アドレスが１つ前の行アドレスと一致
するか否かの判定を行う必要がなく、高速にヒット／ミ
ス判定を行うことができる。また、本実施例では、論理
ページ内アドレスをＤＲＡＭの列アドレスとして出力さ
せており、ＴＬＢ１での動作よりもヒット／ミス判定の
方が速いため、ＲＡＳ／ＣＡＳ生成回路13からマルチプ
レクサ２を制御するための制御信号を実施例１よりも速
く出力させることが可能となるので、ファーストページ
モードでのアクセスをより速く行えるという効果もあ
る。
【００３１】実施例３．上記実施例２では、物理ページ
番号がＤＲＡＭの行アドレスと一致しており、物理ペー
ジ内アドレスがＤＲＡＭの列アドレスと一致していた
が、論理アドレスの論理ページ内アドレスをＤＲＡＭの
列アドレスよりも大きくする構成も可能である。ここで
は、物理ページ内アドレスを16ビット長とし、ＤＲＡＭ
の列アドレスを12ビット長とした場合について説明す
る。
番号がＤＲＡＭの行アドレスと一致しており、物理ペー
ジ内アドレスがＤＲＡＭの列アドレスと一致していた
が、論理アドレスの論理ページ内アドレスをＤＲＡＭの
列アドレスよりも大きくする構成も可能である。ここで
は、物理ページ内アドレスを16ビット長とし、ＤＲＡＭ
の列アドレスを12ビット長とした場合について説明す
る。
【００３２】図６は本発明によるアドレス変換方式を説
明するための図である。例えば図６に示すように、32ビ
ット長の論理アドレスから24ビット長の物理アドレスへ
アドレスを変換する場合について説明する。32ビット長
の論理アドレスを24ビット長の物理アドレスに変換する
場合、論理アドレス中の論理ページ内アドレスは無変換
のまま物理アドレス中の物理ページ内アドレスとして用
いられるので、物理ページ内アドレスを16ビット長と定
めた場合、32ビットの論理アドレスＡN 31〜ＡN ０中上
位16ビットの論理アドレスＡN 31〜ＡN 16が論理ページ
番号となり、下位16ビットの論理アドレスＡN 15〜ＡN
０が論理ページ内アドレスとなる。つまり、論理ページ
番号ＡN 31〜ＡN 16が変換されて物理ページ番号Ａ′N
23〜Ａ′N 16になる。また、24ビットの物理アドレス
Ａ′N 23〜Ａ′N 16・ＡN 15〜ＡN０の内上位12ビット
の物理アドレスＡ′N 23〜Ａ′N 16・ＡN 15〜ＡN 12は
ＤＲＡＭの行アドレスとなり、下位12ビットの物理アド
レスＡN 11〜ＡN ０はＤＲＡＭの列アドレスとなる。つ
まり、本実施例では、物理ページ内アドレスとＤＲＡＭ
の列アドレスを一致させるという制約がないので、物理
ページ内アドレスよりも小さい列アドレスの小容量ＤＲ
ＡＭにも接続可能となる。
明するための図である。例えば図６に示すように、32ビ
ット長の論理アドレスから24ビット長の物理アドレスへ
アドレスを変換する場合について説明する。32ビット長
の論理アドレスを24ビット長の物理アドレスに変換する
場合、論理アドレス中の論理ページ内アドレスは無変換
のまま物理アドレス中の物理ページ内アドレスとして用
いられるので、物理ページ内アドレスを16ビット長と定
めた場合、32ビットの論理アドレスＡN 31〜ＡN ０中上
位16ビットの論理アドレスＡN 31〜ＡN 16が論理ページ
番号となり、下位16ビットの論理アドレスＡN 15〜ＡN
０が論理ページ内アドレスとなる。つまり、論理ページ
番号ＡN 31〜ＡN 16が変換されて物理ページ番号Ａ′N
23〜Ａ′N 16になる。また、24ビットの物理アドレス
Ａ′N 23〜Ａ′N 16・ＡN 15〜ＡN０の内上位12ビット
の物理アドレスＡ′N 23〜Ａ′N 16・ＡN 15〜ＡN 12は
ＤＲＡＭの行アドレスとなり、下位12ビットの物理アド
レスＡN 11〜ＡN ０はＤＲＡＭの列アドレスとなる。つ
まり、本実施例では、物理ページ内アドレスとＤＲＡＭ
の列アドレスを一致させるという制約がないので、物理
ページ内アドレスよりも小さい列アドレスの小容量ＤＲ
ＡＭにも接続可能となる。
【００３３】次に、上述のアドレス変換方式を採用する
メモリ制御装置の動作を説明する。本実施例においても
実施例２の図５に示すメモリ制御装置によってアドレス
変換を行う。32ビットの論理アドレスＡN 31〜ＡN ０の
内上位16ビットの論理ページ番号ＡN 31〜ＡN 16がＴＬ
Ｂ１に入力され、上位20ビットの論理ページ番号ＡN 31
〜ＡN 12がラッチ16及び比較器17に入力される。ＴＬＢ
１では、レジスタ群1aの中で論理ページ番号ＡN 31〜Ａ
N 16と一致する内容を持つレジスタ1ai （１≦ｉ≦ｎ）
が選択され、該レジスタ1ai に対応するレジスタ1bi の
保持する物理ページ番号Ａ′N 23〜Ａ′N 16がマルチプ
レクサ２に出力される。
メモリ制御装置の動作を説明する。本実施例においても
実施例２の図５に示すメモリ制御装置によってアドレス
変換を行う。32ビットの論理アドレスＡN 31〜ＡN ０の
内上位16ビットの論理ページ番号ＡN 31〜ＡN 16がＴＬ
Ｂ１に入力され、上位20ビットの論理ページ番号ＡN 31
〜ＡN 12がラッチ16及び比較器17に入力される。ＴＬＢ
１では、レジスタ群1aの中で論理ページ番号ＡN 31〜Ａ
N 16と一致する内容を持つレジスタ1ai （１≦ｉ≦ｎ）
が選択され、該レジスタ1ai に対応するレジスタ1bi の
保持する物理ページ番号Ａ′N 23〜Ａ′N 16がマルチプ
レクサ２に出力される。
【００３４】この時、ラッチ16では論理ページ番号ＡN
31〜ＡN 12を受けると、ラッチしていた１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12を比較器17に出力し、次の
論理ページ番号ＡN+1 31〜ＡN+1 12が入力されるまで論
理ページ番号ＡN 31〜ＡN 12を保持する。一方、比較器
17ではラッチ16出力の論理ページ番号ＡN-1 31〜ＡN- 1
12と次の論理ページ番号ＡN 31〜ＡN 12とを受け、論理
ページ番号ＡN-1 31〜ＡN-1 12と論理ページ番号ＡN 31
〜ＡN 12とが一致するか否かを比較し、その比較結果を
ヒット／ミス信号12としてＲＡＳ／ＣＡＳ生成回路13に
出力する。
31〜ＡN 12を受けると、ラッチしていた１つ前の論理ペ
ージ番号ＡN-1 31〜ＡN-1 12を比較器17に出力し、次の
論理ページ番号ＡN+1 31〜ＡN+1 12が入力されるまで論
理ページ番号ＡN 31〜ＡN 12を保持する。一方、比較器
17ではラッチ16出力の論理ページ番号ＡN-1 31〜ＡN- 1
12と次の論理ページ番号ＡN 31〜ＡN 12とを受け、論理
ページ番号ＡN-1 31〜ＡN-1 12と論理ページ番号ＡN 31
〜ＡN 12とが一致するか否かを比較し、その比較結果を
ヒット／ミス信号12としてＲＡＳ／ＣＡＳ生成回路13に
出力する。
【００３５】さて、ＲＡＳ／ＣＡＳ生成回路13では、Ｔ
ＬＢ１から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「ミス」を示すと、通常モードの
ＲＡＳ／ＣＡＳ信号を生成し、該ヒット／ミス信号が
「ヒット」を示すと、ファーストページモードのＲＡＳ
／ＣＡＳ信号を生成する。
ＬＢ１から出力されたヒット／ミス信号12を受けて、該
ヒット／ミス信号12が「ミス」を示すと、通常モードの
ＲＡＳ／ＣＡＳ信号を生成し、該ヒット／ミス信号が
「ヒット」を示すと、ファーストページモードのＲＡＳ
／ＣＡＳ信号を生成する。
【００３６】本発明におけるメモリ制御装置において
も、実施例２に記載する効果と同様の効果を得ることが
できる。また、本実施例におけるアドレス変換方式を採
用することにより、ＤＲＡＭの列アドレスを論理ページ
内アドレスよりも小さくできるので、小容量ＤＲＡＭに
も接続可能である。
も、実施例２に記載する効果と同様の効果を得ることが
できる。また、本実施例におけるアドレス変換方式を採
用することにより、ＤＲＡＭの列アドレスを論理ページ
内アドレスよりも小さくできるので、小容量ＤＲＡＭに
も接続可能である。
【００３７】実施例４．本実施例においては、全てのプ
ロセスに同様の論理アドレス空間を提供し、複数のプロ
セスが同一の論理アドレスをアクセスしても、混同が生
じないメモリ制御装置について述べる。本実施例のメモ
リ制御装置を使用する情報処理装置では、複数のプロセ
スは互いの識別のため各々異なったプロセス番号を持
つ。このプロセス番号は命令語のフェッチあるいはデー
タのアクセス時に、論理アドレスと共にメモリ制御装置
に送られる。一般にこのような情報処理装置では全体の
処理を制御するオペレーティングシステムと呼ばれる特
殊なプロセスがある。オペレーティングシステムは、他
のプロセスに対して特権的なプロセスであって、任意の
プロセスのデータに対してアクセスできる必要がある。
そのため、この実施例のメモリ制御装置を使用する情報
処理装置では特定のプロセス番号を持つプロセス（オペ
レーティングシステム）は、論理アドレスと共に自身と
は異なるプロセス番号をメモリ制御装置に送って、他の
プロセスのデータをアクセスできるものとする。従っ
て、上述のプロセス番号は、情報処理装置の状態を示す
レジスタに置き、また、論理アドレスと共に自身とは異
なるプロセス番号をメモリ制御装置に送って、他のプロ
セスのデータをアクセスするための命令を特定のプロセ
ス番号のプロセスのみ実行できる特権命令語とするの
が、管理の上で好都合である。
ロセスに同様の論理アドレス空間を提供し、複数のプロ
セスが同一の論理アドレスをアクセスしても、混同が生
じないメモリ制御装置について述べる。本実施例のメモ
リ制御装置を使用する情報処理装置では、複数のプロセ
スは互いの識別のため各々異なったプロセス番号を持
つ。このプロセス番号は命令語のフェッチあるいはデー
タのアクセス時に、論理アドレスと共にメモリ制御装置
に送られる。一般にこのような情報処理装置では全体の
処理を制御するオペレーティングシステムと呼ばれる特
殊なプロセスがある。オペレーティングシステムは、他
のプロセスに対して特権的なプロセスであって、任意の
プロセスのデータに対してアクセスできる必要がある。
そのため、この実施例のメモリ制御装置を使用する情報
処理装置では特定のプロセス番号を持つプロセス（オペ
レーティングシステム）は、論理アドレスと共に自身と
は異なるプロセス番号をメモリ制御装置に送って、他の
プロセスのデータをアクセスできるものとする。従っ
て、上述のプロセス番号は、情報処理装置の状態を示す
レジスタに置き、また、論理アドレスと共に自身とは異
なるプロセス番号をメモリ制御装置に送って、他のプロ
セスのデータをアクセスするための命令を特定のプロセ
ス番号のプロセスのみ実行できる特権命令語とするの
が、管理の上で好都合である。
【００３８】本実施例では、上述のプロセス番号と論理
ページ番号とを併せて、これを新たに拡張された論理ペ
ージ番号として使用する。図７は本実施例によるメモリ
制御装置のブロック構成図である。図において、11b 、
11c 、２、12、13は実施例１に示すものと同一あるいは
相当する部分を示す。但し、本実施例におけるＴＬＢ11
は、プロセス番号のビット分拡張された論理ページ番号
を保持するレジスタ群11d が実施例１中のレジスタ群11
a の代わりに存在する。機能的にはレジスタ群11a と同
一であるが、論理ページ番号を識別する際にプロセス番
号をも識別できる。
ページ番号とを併せて、これを新たに拡張された論理ペ
ージ番号として使用する。図７は本実施例によるメモリ
制御装置のブロック構成図である。図において、11b 、
11c 、２、12、13は実施例１に示すものと同一あるいは
相当する部分を示す。但し、本実施例におけるＴＬＢ11
は、プロセス番号のビット分拡張された論理ページ番号
を保持するレジスタ群11d が実施例１中のレジスタ群11
a の代わりに存在する。機能的にはレジスタ群11a と同
一であるが、論理ページ番号を識別する際にプロセス番
号をも識別できる。
【００３９】次の上述のように構成されたメモリ制御装
置の動作について説明する。まず、論理アドレスの論理
ページ番号およびプロセス番号がＴＬＢ11に入力され、
該プロセス番号を含む拡張された論理ページ番号におい
て、実施例１に示すメモリ制御装置の動作が行われる。
置の動作について説明する。まず、論理アドレスの論理
ページ番号およびプロセス番号がＴＬＢ11に入力され、
該プロセス番号を含む拡張された論理ページ番号におい
て、実施例１に示すメモリ制御装置の動作が行われる。
【００４０】本実施例においては、プロセス番号と論理
ページ番号とを併せて、これを拡張された論理ページ番
号として使用するので、実施例１に示す効果に加えて、
全てのプロセスに同様な論理空間を提供でき、１つのプ
ロセスのある論理アドレスの命令語あるいはデータを他
のプロセスの同一の論理アドレスのアクセスから保護す
ることができるという効果がある。
ページ番号とを併せて、これを拡張された論理ページ番
号として使用するので、実施例１に示す効果に加えて、
全てのプロセスに同様な論理空間を提供でき、１つのプ
ロセスのある論理アドレスの命令語あるいはデータを他
のプロセスの同一の論理アドレスのアクセスから保護す
ることができるという効果がある。
【００４１】実施例５．プロセス番号と論理ページ番号
とを併せて拡張された論理ページ番号を実施例２のメモ
リ制御装置で使用してもよい。図８は本実施例のメモリ
制御装置のブロック構成図である。図において、２、11
b 、12、13、16、17は実施例２の図５に示すものと同一
あるいは相当する部分である。但し、本実施例における
ＴＬＢ11は、プロセス番号のビット分拡張された論理ペ
ージ番号を保持するレジスタ群11d が実施例２中のレジ
スタ群11a の代わりに存在する。また、ラッチ16には、
プロセス番号をラッチするビットが拡張されて存在す
る。
とを併せて拡張された論理ページ番号を実施例２のメモ
リ制御装置で使用してもよい。図８は本実施例のメモリ
制御装置のブロック構成図である。図において、２、11
b 、12、13、16、17は実施例２の図５に示すものと同一
あるいは相当する部分である。但し、本実施例における
ＴＬＢ11は、プロセス番号のビット分拡張された論理ペ
ージ番号を保持するレジスタ群11d が実施例２中のレジ
スタ群11a の代わりに存在する。また、ラッチ16には、
プロセス番号をラッチするビットが拡張されて存在す
る。
【００４２】次に上述のように構成されたメモリ制御装
置の動作について説明する。まず、論理アドレスの論理
ページ番号及びプロセス番号がＴＬＢ11に入力され、該
プロセス番号を含む拡張された論理ページ番号におい
て、実施例２に示すメモリ制御装置の動作が行われる。
置の動作について説明する。まず、論理アドレスの論理
ページ番号及びプロセス番号がＴＬＢ11に入力され、該
プロセス番号を含む拡張された論理ページ番号におい
て、実施例２に示すメモリ制御装置の動作が行われる。
【００４３】本実施例においては、プロセス番号と論理
ページ番号とを併せて、これを拡張された論理ページ番
号として使用するので、実施例２に示す効果に加えて、
全てのプロセスに同様な論理空間を提供でき、１つのプ
ロセスのある論理アドレスの命令語あるいはデータを他
のプロセスの同一の論理アドレスのアクセスから保護す
ることができるという効果がある。なお、本実施例のメ
モリ制御装置において、アドレス変換方式を実施例３に
示す方式、つまり、論理ページ内アドレスがＤＲＡＭの
列アドレスよりも大きくなるようなアドレス変換方式を
採用してもよいことは言うまでもない。
ページ番号とを併せて、これを拡張された論理ページ番
号として使用するので、実施例２に示す効果に加えて、
全てのプロセスに同様な論理空間を提供でき、１つのプ
ロセスのある論理アドレスの命令語あるいはデータを他
のプロセスの同一の論理アドレスのアクセスから保護す
ることができるという効果がある。なお、本実施例のメ
モリ制御装置において、アドレス変換方式を実施例３に
示す方式、つまり、論理ページ内アドレスがＤＲＡＭの
列アドレスよりも大きくなるようなアドレス変換方式を
採用してもよいことは言うまでもない。
【００４４】実施例６．本発明の他の実施例として、論
理アドレス空間において論理アドレスから物理アドレス
に変換されてＤＲＡＭアドレスに割り付けられる第１の
領域と、論理アドレスから無変換のまま物理アドレスと
して他の素子に割り付けられる第２の領域とを備えたメ
モリ制御装置について説明する。
理アドレス空間において論理アドレスから物理アドレス
に変換されてＤＲＡＭアドレスに割り付けられる第１の
領域と、論理アドレスから無変換のまま物理アドレスと
して他の素子に割り付けられる第２の領域とを備えたメ
モリ制御装置について説明する。
【００４５】図９は上述の第１の領域及び第２の領域を
備えた論理アドレス空間から物理アドレス空間に変換さ
せるアドレス変換方式を示した図である。図において、
32ビットの論理アドレス空間中、16進数表示のアドレス
００００００００ｈ〜ＦＦＦＥＦＦＦＦｈはＤＲＡＭア
ドレスに変換される第１の領域、16進数表示のアドレス
ＦＦＦＦ００００ｈ〜ＦＦＦＦＦＦＦＦｈは他の素子の
アドレスに相当する第２の領域である。また、第１の領
域に対するアクセスは、アドレス変換によって物理アド
レス空間中のＤＲＡＭの置かれた００００００００ｈ〜
００ＦＦＦＦＦＦｈの領域へのアクセスとなる。第２の
領域に対するアクセスはアドレス変換を受けずに物理ア
ドレス空間中の同一のアドレスに対するアクセスとな
る。
備えた論理アドレス空間から物理アドレス空間に変換さ
せるアドレス変換方式を示した図である。図において、
32ビットの論理アドレス空間中、16進数表示のアドレス
００００００００ｈ〜ＦＦＦＥＦＦＦＦｈはＤＲＡＭア
ドレスに変換される第１の領域、16進数表示のアドレス
ＦＦＦＦ００００ｈ〜ＦＦＦＦＦＦＦＦｈは他の素子の
アドレスに相当する第２の領域である。また、第１の領
域に対するアクセスは、アドレス変換によって物理アド
レス空間中のＤＲＡＭの置かれた００００００００ｈ〜
００ＦＦＦＦＦＦｈの領域へのアクセスとなる。第２の
領域に対するアクセスはアドレス変換を受けずに物理ア
ドレス空間中の同一のアドレスに対するアクセスとな
る。
【００４６】図１０は本発明のアドレス変換方式を実施
するためのメモリ制御装置のブロック構成図である。図
において、11〜13は実施例図１に示すものと同一あるい
は相当する部分を示す。20は論理アドレスの上位16ビッ
トの論理ページ番号を受けて、アクセスが第１の領域に
対するものか第２の領域に対するものかを判別するため
の判別手段である。本実施例においては、第１の領域の
アドレスと第２の領域のアドレスとは、そのアドレスの
割り付け方から論理アドレスの上位16ビットによって判
別できる。つまり、上位16ビットが全て「１」である場
合は第２の領域のアドレスに該当し、上位16ビット中１
ビットでも「０」が含まれる場合は第１の領域のアドレ
スに該当する。判別手段20は、アクセスが第２の領域に
対するものである場合にＲＡＳ／ＣＡＳ生成回路13にＲ
ＡＳ信号とＣＡＳ信号の論理を変化させることを禁止す
るための禁止信号21を出力する。22はＲＡＳ／ＣＡＳ生
成回路から出力されるマルチプレクサ23から行アドレス
の出力されるタイミングを制御するための制御信号であ
る。マルチプレクサ２３は論理ページ番号、物理ページ
番号、ページ内アドレス及び制御信号22が入力され、制
御信号22によってＤＲＡＭ行アドレスが出力されるよう
に制御されたときは、アドレスの下位12ビットからＴＬ
Ｂ11で変換された物理ページ番号（ＤＲＡＭ行アドレ
ス）を選択し、入力された論理ページ内アドレスとマル
チプレクスしてＤＲＡＭアドレスを出力する。また、制
御信号22により行アドレスを出力するように制御されな
かったときは、論理アドレスがそのまま出力される。つ
まり、入力された論理ページ番号が選択されて、入力さ
れた論理ページ内アドレスとパラレルに出力される。
するためのメモリ制御装置のブロック構成図である。図
において、11〜13は実施例図１に示すものと同一あるい
は相当する部分を示す。20は論理アドレスの上位16ビッ
トの論理ページ番号を受けて、アクセスが第１の領域に
対するものか第２の領域に対するものかを判別するため
の判別手段である。本実施例においては、第１の領域の
アドレスと第２の領域のアドレスとは、そのアドレスの
割り付け方から論理アドレスの上位16ビットによって判
別できる。つまり、上位16ビットが全て「１」である場
合は第２の領域のアドレスに該当し、上位16ビット中１
ビットでも「０」が含まれる場合は第１の領域のアドレ
スに該当する。判別手段20は、アクセスが第２の領域に
対するものである場合にＲＡＳ／ＣＡＳ生成回路13にＲ
ＡＳ信号とＣＡＳ信号の論理を変化させることを禁止す
るための禁止信号21を出力する。22はＲＡＳ／ＣＡＳ生
成回路から出力されるマルチプレクサ23から行アドレス
の出力されるタイミングを制御するための制御信号であ
る。マルチプレクサ２３は論理ページ番号、物理ページ
番号、ページ内アドレス及び制御信号22が入力され、制
御信号22によってＤＲＡＭ行アドレスが出力されるよう
に制御されたときは、アドレスの下位12ビットからＴＬ
Ｂ11で変換された物理ページ番号（ＤＲＡＭ行アドレ
ス）を選択し、入力された論理ページ内アドレスとマル
チプレクスしてＤＲＡＭアドレスを出力する。また、制
御信号22により行アドレスを出力するように制御されな
かったときは、論理アドレスがそのまま出力される。つ
まり、入力された論理ページ番号が選択されて、入力さ
れた論理ページ内アドレスとパラレルに出力される。
【００４７】次に上述のメモリ制御装置の動作について
説明する。論理アドレス中論理ページ番号がＴＬＢ11及
び判別手段20に出力され、論理ページ内アドレスがマル
チプレクサ２３に出力される。論理ページ番号が入力さ
れたＴＬＢ11においては実施例１に示す動作と同様の動
作が行われるが、同時に、論理ページ番号が入力された
判別手段20においては、該論理ページ番号が第１の領域
のアドレスであるか第２の領域のアドレスであるかを判
別し、判別結果が第１の領域のアドレスを示す場合は禁
止信号21はインアクティブとなり、判別結果が第２の領
域のアドレスを示す場合は禁止信号21はアクティブとな
る。ＲＡＳ／ＣＡＳ生成回路13では、禁止信号21を受
け、禁止信号21がインアクティブの時はヒット／ミス信
号12に基づいてＲＡＳ／ＣＡＳ信号を生成し、また、マ
ルチプレクサ23に対してはＤＲＡＭアドレスを出力する
ように制御信号12を出力する。一方禁止信号21がアクテ
ィブの時はＲＡＳ／ＣＡＳ信号の論理を変化させず、ま
た、マルチプレクサ23に対しては入力された論理ページ
番号を選択し、論理ページ内アドレスとパラレルにアド
レス出力するようにする。
説明する。論理アドレス中論理ページ番号がＴＬＢ11及
び判別手段20に出力され、論理ページ内アドレスがマル
チプレクサ２３に出力される。論理ページ番号が入力さ
れたＴＬＢ11においては実施例１に示す動作と同様の動
作が行われるが、同時に、論理ページ番号が入力された
判別手段20においては、該論理ページ番号が第１の領域
のアドレスであるか第２の領域のアドレスであるかを判
別し、判別結果が第１の領域のアドレスを示す場合は禁
止信号21はインアクティブとなり、判別結果が第２の領
域のアドレスを示す場合は禁止信号21はアクティブとな
る。ＲＡＳ／ＣＡＳ生成回路13では、禁止信号21を受
け、禁止信号21がインアクティブの時はヒット／ミス信
号12に基づいてＲＡＳ／ＣＡＳ信号を生成し、また、マ
ルチプレクサ23に対してはＤＲＡＭアドレスを出力する
ように制御信号12を出力する。一方禁止信号21がアクテ
ィブの時はＲＡＳ／ＣＡＳ信号の論理を変化させず、ま
た、マルチプレクサ23に対しては入力された論理ページ
番号を選択し、論理ページ内アドレスとパラレルにアド
レス出力するようにする。
【００４８】上述のように構成されたメモリ制御装置に
おいては、第１の領域にアクセスすることで実施例１に
示すのと同様にＤＲＡＭをアクセスでき、第２の領域に
アクセスすることで物理空間を論理アドレスそのままで
アクセスすることができ、ＲＯＭ、入出力装置等他の素
子に接続可能となる。なお、ファーストページモードの
高速化を実施例２及び実施例３の図５に示すラッチ16及
び比較器17を用いて行ってもよい。
おいては、第１の領域にアクセスすることで実施例１に
示すのと同様にＤＲＡＭをアクセスでき、第２の領域に
アクセスすることで物理空間を論理アドレスそのままで
アクセスすることができ、ＲＯＭ、入出力装置等他の素
子に接続可能となる。なお、ファーストページモードの
高速化を実施例２及び実施例３の図５に示すラッチ16及
び比較器17を用いて行ってもよい。
【００４９】実施例７．また、実施例６に示す機能の他
に、全てのプロセスに同様の論理アドレス空間を提供
し、複数のプロセスが同一の論理アドレスをアクセスす
ることが可能なメモリ制御装置について説明する。
に、全てのプロセスに同様の論理アドレス空間を提供
し、複数のプロセスが同一の論理アドレスをアクセスす
ることが可能なメモリ制御装置について説明する。
【００５０】図１１は本発明の第７実施例におけるメモ
リ制御装置のブロック構成図である。図において、11〜
13、20〜23は実施例図７あるいは実施例図１０と同一あ
るいは相当する部分を示す。但し、本実施例において
は、プロセス番号が判別手段20にも入力される。判別手
段20では、論理アドレスの上位16ビットの論理ページ番
号及びプロセス番号を受けて、アクセスが図９に示す第
１の領域に対するものか第２の領域に対するものかを判
別する判別手段である。判別手段20では、論理ページ番
号が第２の領域に対するものであって、かつ、プロセス
番号が特定のプロセス番号であるときに、ＲＡＳ／ＣＡ
Ｓ生成回路13に対してＲＡＳ信号とＣＡＳ信号の論理を
変化させることを禁止する。以後の動作は実施例６に示
した通りである。
リ制御装置のブロック構成図である。図において、11〜
13、20〜23は実施例図７あるいは実施例図１０と同一あ
るいは相当する部分を示す。但し、本実施例において
は、プロセス番号が判別手段20にも入力される。判別手
段20では、論理アドレスの上位16ビットの論理ページ番
号及びプロセス番号を受けて、アクセスが図９に示す第
１の領域に対するものか第２の領域に対するものかを判
別する判別手段である。判別手段20では、論理ページ番
号が第２の領域に対するものであって、かつ、プロセス
番号が特定のプロセス番号であるときに、ＲＡＳ／ＣＡ
Ｓ生成回路13に対してＲＡＳ信号とＣＡＳ信号の論理を
変化させることを禁止する。以後の動作は実施例６に示
した通りである。
【００５１】本実施例においても、第１の領域では実施
例６と同様に全てのプロセスが物理アドレス空間上のＤ
ＲＡＭにおかれた自分自身の命令語あるいはデータを他
のプロセスのものと混同せずにアクセスすることがで
き、更に、特定のプロセス番号を持つプロセスによる第
２の領域に対するアクセス時にはＲＡＳ／ＣＡＳ生成回
路13はＲＡＳ信号とＣＡＳ信号とを変化させず、マルチ
プレクサ23からは論理アドレスがそのまま出力されてい
るので、物理アドレス空間を論理アドレス空間のままで
アクセスすることができ、ＲＯＭ、入出力装置等他の素
子に接続可能となる。なお、ファーストページモードの
高速化を実施例２及び実施例３の図５に示すラッチ16及
び比較器17を用いて行ってもよい。
例６と同様に全てのプロセスが物理アドレス空間上のＤ
ＲＡＭにおかれた自分自身の命令語あるいはデータを他
のプロセスのものと混同せずにアクセスすることがで
き、更に、特定のプロセス番号を持つプロセスによる第
２の領域に対するアクセス時にはＲＡＳ／ＣＡＳ生成回
路13はＲＡＳ信号とＣＡＳ信号とを変化させず、マルチ
プレクサ23からは論理アドレスがそのまま出力されてい
るので、物理アドレス空間を論理アドレス空間のままで
アクセスすることができ、ＲＯＭ、入出力装置等他の素
子に接続可能となる。なお、ファーストページモードの
高速化を実施例２及び実施例３の図５に示すラッチ16及
び比較器17を用いて行ってもよい。
【００５２】
【発明の効果】本発明によるメモリ制御装置は以上のよ
うに構成されているので、以下に記載するような効果を
奏する。
うに構成されているので、以下に記載するような効果を
奏する。
【００５３】本発明によるメモリ制御装置は、論理ペー
ジ番号と論理ページ内アドレスから構成される論理アド
レス中の論理ページ番号が入力され、該論理ページ番号
に対応する物理ページ番号と該物理ページ番号が前回に
アクセスされたか否かを示す制御信号とが出力されるア
ドレス変換手段と、前記アドレス変換手段からの制御信
号を受け、該制御信号が物理ページ番号の前回にアクセ
スされたことを示す場合は、ＤＲＡＭに対してファース
トページモードでのアクセスを行い、該制御信号が物理
ページ番号の前回にアクセスされなかったことを示す場
合は、ＤＲＡＭに対して通常モードでのアクセスを行う
ＤＲＡＭアクセス制御手段と、前記論理アドレス中の論
理ページ内アドレスと前記アドレス変換手段からの物理
ページ番号とが入力され、該物理ページ番号をＤＲＡＭ
の行アドレスとし、該論理ページ内アドレスをＤＲＡＭ
の列アドレスとして時分割して出力するマルチプレクサ
とを備えているので、ＤＲＡＭ行アドレスが１つ前の行
アドレスと一致するか否かの判定をアドレス変換手段を
用いて行うことができ、論理アドレスを物理アドレスに
変換した後にＤＲＡＭのアクセスモードを決定すること
がなく、高速にＤＲＡＭのアクセスモードを決定するこ
とができる。
ジ番号と論理ページ内アドレスから構成される論理アド
レス中の論理ページ番号が入力され、該論理ページ番号
に対応する物理ページ番号と該物理ページ番号が前回に
アクセスされたか否かを示す制御信号とが出力されるア
ドレス変換手段と、前記アドレス変換手段からの制御信
号を受け、該制御信号が物理ページ番号の前回にアクセ
スされたことを示す場合は、ＤＲＡＭに対してファース
トページモードでのアクセスを行い、該制御信号が物理
ページ番号の前回にアクセスされなかったことを示す場
合は、ＤＲＡＭに対して通常モードでのアクセスを行う
ＤＲＡＭアクセス制御手段と、前記論理アドレス中の論
理ページ内アドレスと前記アドレス変換手段からの物理
ページ番号とが入力され、該物理ページ番号をＤＲＡＭ
の行アドレスとし、該論理ページ内アドレスをＤＲＡＭ
の列アドレスとして時分割して出力するマルチプレクサ
とを備えているので、ＤＲＡＭ行アドレスが１つ前の行
アドレスと一致するか否かの判定をアドレス変換手段を
用いて行うことができ、論理アドレスを物理アドレスに
変換した後にＤＲＡＭのアクセスモードを決定すること
がなく、高速にＤＲＡＭのアクセスモードを決定するこ
とができる。
【００５４】また、プロセス番号と論理ページ番号とを
併せて、これを拡張された論理ページ番号として使用す
ることにより、全てのプロセスに同様な論理空間を提供
でき、１つのプロセスのある論理アドレスの命令語ある
いはデータを他のプロセスの同一の論理アドレスのアク
セスから保護することができるという効果がある。
併せて、これを拡張された論理ページ番号として使用す
ることにより、全てのプロセスに同様な論理空間を提供
でき、１つのプロセスのある論理アドレスの命令語ある
いはデータを他のプロセスの同一の論理アドレスのアク
セスから保護することができるという効果がある。
【００５５】また、論理アドレスがＤＲＡＭアドレスに
変換されるアドレスであるか否かを判断するための判別
手段を備えることにより、論理アドレス中ＤＲＡＭアド
レスに割り付けられるアドレス空間と他の素子に割り付
けられるアドレス空間とを区別することができ、異なっ
た種類の複数の素子に接続可能となる。
変換されるアドレスであるか否かを判断するための判別
手段を備えることにより、論理アドレス中ＤＲＡＭアド
レスに割り付けられるアドレス空間と他の素子に割り付
けられるアドレス空間とを区別することができ、異なっ
た種類の複数の素子に接続可能となる。
【００５６】さらに、本発明によるメモリ制御装置にお
いては、論理ページ番号及び論理ページ内アドレスから
構成される論理アドレス中の論理ページ番号が入力さ
れ、該論理ページ番号に対応する物理ページ番号を出力
するアドレス変換手段と、前記論理アドレス中ＤＲＡＭ
の行アドレスに変換されるＮ（Ｎ：自然数）ビットの論
理アドレスが入力され、次のＮビットの論理アドレスが
入力されるまで入力されたＮビットの論理アドレスを記
憶する第１の記憶手段と、前記第１の記憶手段に記憶さ
れているＮビットの論理アドレスと次のＮビットの論理
アドレスとが入力され、Ｎビットの論理アドレスと次の
Ｎビットの論理アドレスとが一致するか否かを比較し、
比較結果信号を出力する比較手段と、前記比較手段から
の比較結果信号を受け、比較結果信号が一致を示すと、
ＤＲＡＭに対してファーストページモードでのアクセス
を行い、該比較結果信号が不一致を示す場合は、ＤＲＡ
Ｍに対して通常モードでのアクセスを行うＤＲＡＭアク
セス制御手段と、前記論理アドレス中の論理ページ内ア
ドレスと前記アドレス変換手段からの物理ページ番号と
が入力され、ＤＲＡＭの行アドレスと列アドレスとを時
分割して出力するマルチプレクサとを備えているので、
ＤＲＡＭ行アドレスが１つ前の行アドレスと一致するか
否かの判定を論理アドレスから物理アドレスへのアドレ
ス変換後に行う必要がなく、高速にＤＲＡＭのアクセス
モードを決定することができる。
いては、論理ページ番号及び論理ページ内アドレスから
構成される論理アドレス中の論理ページ番号が入力さ
れ、該論理ページ番号に対応する物理ページ番号を出力
するアドレス変換手段と、前記論理アドレス中ＤＲＡＭ
の行アドレスに変換されるＮ（Ｎ：自然数）ビットの論
理アドレスが入力され、次のＮビットの論理アドレスが
入力されるまで入力されたＮビットの論理アドレスを記
憶する第１の記憶手段と、前記第１の記憶手段に記憶さ
れているＮビットの論理アドレスと次のＮビットの論理
アドレスとが入力され、Ｎビットの論理アドレスと次の
Ｎビットの論理アドレスとが一致するか否かを比較し、
比較結果信号を出力する比較手段と、前記比較手段から
の比較結果信号を受け、比較結果信号が一致を示すと、
ＤＲＡＭに対してファーストページモードでのアクセス
を行い、該比較結果信号が不一致を示す場合は、ＤＲＡ
Ｍに対して通常モードでのアクセスを行うＤＲＡＭアク
セス制御手段と、前記論理アドレス中の論理ページ内ア
ドレスと前記アドレス変換手段からの物理ページ番号と
が入力され、ＤＲＡＭの行アドレスと列アドレスとを時
分割して出力するマルチプレクサとを備えているので、
ＤＲＡＭ行アドレスが１つ前の行アドレスと一致するか
否かの判定を論理アドレスから物理アドレスへのアドレ
ス変換後に行う必要がなく、高速にＤＲＡＭのアクセス
モードを決定することができる。
【図１】本発明の第１実施例によるメモリ制御装置のブ
ロック構成図である。
ロック構成図である。
【図２】本発明によるアドレス変換方式を示す図であ
る。
る。
【図３】本発明によるメモリ制御装置のタイミングチャ
ート図である。
ート図である。
【図４】本発明によるメモリ制御装置のタイミングチャ
ート図である。
ート図である。
【図５】本発明の第２実施例によるメモリ制御装置のブ
ロック構成図である。
ロック構成図である。
【図６】本発明によるアドレス変換方式を示す図であ
る。
る。
【図７】本発明の第３実施例によるメモリ制御装置のブ
ロック構成図である。
ロック構成図である。
【図８】本発明の第４実施例によるメモリ制御装置のブ
ロック構成図である。
ロック構成図である。
【図９】本発明の第５実施例によるアドレス空間の構成
図である。
図である。
【図１０】本発明の第５実施例によるメモリ制御装置の
ブロック構成図である。
ブロック構成図である。
【図１１】本発明の第６実施例によるメモリ制御装置の
ブロック構成図である。
ブロック構成図である。
【図１２】従来のメモリ制御装置を示す図である。
【図１３】従来のアドレス変換方式を示す図である。
11 ＴＬＢ 11a 、11b 、11d レジスタ群 11c フリップフロップ群 12 ヒット／ミス信号 13 ＲＡＳ／ＣＡＳ生成回路 16 ラッチ 17 比較器
Claims (8)
- 【請求項１】 論理ページ番号と論理ページ内アドレス
から構成される論理アドレス中の論理ページ番号が入力
され、該論理ページ番号に対応する物理ページ番号と該
物理ページ番号が該論理ページ番号に基づいて前回にア
クセスされたか否かを示す制御信号とが出力されるアド
レス変換手段と、 前記アドレス変換手段からの制御信号を受け、該制御信
号が物理ページ番号の前回にアクセスされたことを示す
場合は、ダイナミックランダムアクセスメモリに対して
ファーストページモードでのアクセスを行い、該制御信
号が物理ページ番号の前回にアクセスされなかったこと
を示す場合は、ダイナミックランダムアクセスメモリに
対して通常モードでのアクセスを行うＤＲＡＭアクセス
制御手段と、 前記論理アドレス中の論理ページ内アドレスと前記アド
レス変換手段からの物理ページ番号とが入力され、該物
理ページ番号をダイナミックランダムアクセスメモリの
行アドレスとし、該論理ページ内アドレスをダイナミッ
クランダムアクセスメモリの列アドレスとして時分割し
て出力するマルチプレクサとを備えたことを特徴とする
メモリ制御装置。 - 【請求項２】 前記アドレス変換手段は、論理ページ番
号から変換される物理ページ番号に対応して設けられ、
前記物理ページ番号への変換時に変換されたことを示す
情報を格納する記憶手段を備えたことを特徴とする請求
項１に記載のメモリ制御装置。 - 【請求項３】 前記論理ページ番号は、プロセスを区別
するためのプロセス番号を含むことを特徴とする請求項
１又は２に記載のメモリ制御装置。 - 【請求項４】 前記論理アドレスが入力され、該論理ア
ドレスがダイナミックランダムアクセスメモリアドレス
に変換されるアドレスか否かを判別し、その判別結果信
号を出力するアドレス判別手段を備え、 前記タイミング制御手段は、前記アドレス判別手段から
の判別結果信号を受け、該判別結果信号がダイナミック
ランダムアクセスメモリアドレスに変換されるアドレス
であることを示すと、前記制御信号に基づいてダイナミ
ックランダムアクセスメモリをアクセスし、該判別結果
信号がダイナミックランダムアクセスメモリアドレスに
変換されないアドレスであることを示すと、前記制御信
号に拘わらずダイナミックランダムアクセスメモリをア
クセスすることを禁止することを特徴とする請求項１乃
至３のいずれか１項に記載のメモリ制御装置。 - 【請求項５】 論理ページ番号及び論理ページ内アドレ
スから構成される論理アドレス中の論理ページ番号が入
力され、該論理ページ番号に対応する物理ページ番号を
出力するアドレス変換手段と、 前記論理アドレス中ダイナミックランダムアクセスメモ
リの行アドレスに変換されるＮ（Ｎ：自然数）ビットの
論理アドレスが入力され、次のＮビットの論理アドレス
が入力されるまで入力されたＮビットの論理アドレスを
記憶する第１の記憶手段と、 前記第１の記憶手段に記憶されているＮビットの論理ア
ドレスと次のＮビットの論理アドレスとが入力され、Ｎ
ビットの論理アドレスと次のＮビットの論理アドレスと
が一致するか否かを比較し、比較結果信号を出力する比
較手段と、 前記比較手段からの比較結果信号を受け、比較結果信号
が一致を示すと、ダイナミックランダムアクセスメモリ
に対してファーストページモードでのアクセスを行い、
該比較結果信号が不一致を示す場合は、ダイナミックラ
ンダムアクセスメモリに対して通常モードでのアクセス
を行うダイナミックランダムアクセスメモリアクセス制
御手段と、 前記論理アドレス中の論理ページ内アドレスと前記アド
レス変換手段からの物理ページ番号とが入力され、ダイ
ナミックランダムアクセスメモリの行アドレスと列アド
レスとを時分割して出力するマルチプレクサとを備えた
ことを特徴とするメモリ制御装置。 - 【請求項６】 前記Ｎビットの論理アドレスは前記論理
ページ番号と一致することを特徴とする請求項５に記載
のメモリ制御装置。 - 【請求項７】 前記論理ページ番号は、プロセスを区別
するためのプロセス番号を含むことを特徴とする請求項
５又は６に記載のメモリ制御装置。 - 【請求項８】 前記論理アドレスが入力され、該論理ア
ドレスがダイナミックランダムアクセスメモリアドレス
に変換されるアドレスか否かを判別し、その判別結果信
号を出力するアドレス判別手段を備え、 前記タイミング制御手段は、前記アドレス判別手段から
の判別結果信号を受け、該判別結果信号がダイナミック
ランダムアクセスメモリアドレスに変換されるアドレス
であることを示すと、前記制御信号に基づいてダイナミ
ックランダムアクセスメモリをアクセスし、該判別結果
信号がダイナミックランダムアクセスメモリアドレスに
変換されないアドレスであることを示すと、前記制御信
号に拘わらずダイナミックランダムアクセスメモリをア
クセスすることを禁止することを特徴とする請求項５乃
至７のいずれか１項に記載のメモリ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068424A JPH07281948A (ja) | 1994-04-06 | 1994-04-06 | メモリ制御装置 |
| US08/414,471 US5652860A (en) | 1994-04-06 | 1995-03-31 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068424A JPH07281948A (ja) | 1994-04-06 | 1994-04-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281948A true JPH07281948A (ja) | 1995-10-27 |
Family
ID=13373299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068424A Pending JPH07281948A (ja) | 1994-04-06 | 1994-04-06 | メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5652860A (ja) |
| JP (1) | JPH07281948A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998001806A1 (fr) * | 1996-07-03 | 1998-01-15 | Hitachi, Ltd. | Processeur d'informations |
| KR20040021485A (ko) * | 2002-09-04 | 2004-03-10 | 삼성전자주식회사 | 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 |
| US6757806B2 (en) | 2001-09-20 | 2004-06-29 | Hynix Semiconductor Inc. | Method for converting addresses in a semiconductor memory device and apparatus therefor |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778106A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | データ処理システム |
| US6021482A (en) * | 1997-07-22 | 2000-02-01 | Seagate Technology, Inc. | Extended page mode with a skipped logical addressing for an embedded longitudinal redundancy check scheme |
| US6148388A (en) * | 1997-07-22 | 2000-11-14 | Seagate Technology, Inc. | Extended page mode with memory address translation using a linear shift register |
| SE512773C2 (sv) | 1998-10-28 | 2000-05-08 | Imsys Ab | Metod och anordning för kontroll/access av DRAM-minnen |
| US6839826B2 (en) * | 2002-02-06 | 2005-01-04 | Sandisk Corporation | Memory device with pointer structure to map logical to physical addresses |
| US7346713B2 (en) * | 2004-11-12 | 2008-03-18 | International Business Machines Corporation | Methods and apparatus for servicing commands through a memory controller port |
| US9329996B2 (en) * | 2011-04-27 | 2016-05-03 | Veris Industries, Llc | Branch circuit monitor with paging register |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823324A (en) * | 1985-09-23 | 1989-04-18 | Ncr Corporation | Page mode operation of main system memory in a medium scale computer |
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| US5301278A (en) * | 1988-04-29 | 1994-04-05 | International Business Machines Corporation | Flexible dynamic memory controller |
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
| US5479640A (en) * | 1990-08-31 | 1995-12-26 | International Business Machines Corporation | Memory access system including a memory controller with memory redrive circuitry |
| US5265236A (en) * | 1990-11-29 | 1993-11-23 | Sun Microsystems, Inc. | Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode |
-
1994
- 1994-04-06 JP JP6068424A patent/JPH07281948A/ja active Pending
-
1995
- 1995-03-31 US US08/414,471 patent/US5652860A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1998001806A1 (fr) * | 1996-07-03 | 1998-01-15 | Hitachi, Ltd. | Processeur d'informations |
| US6757806B2 (en) | 2001-09-20 | 2004-06-29 | Hynix Semiconductor Inc. | Method for converting addresses in a semiconductor memory device and apparatus therefor |
| KR20040021485A (ko) * | 2002-09-04 | 2004-03-10 | 삼성전자주식회사 | 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5652860A (en) | 1997-07-29 |
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