KR20040021485A - 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 - Google Patents

메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 Download PDF

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Abstract

메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할 수 있는 메모리 제어장치 및 메모리 접근 제어방법이 개시된다. 본 발명에 따른 메모리 제어장치는 각각의 버스 마스터에 대한 상기 메모리 장치의 페이지 모드(page mode)를 결정하기 위하여 상기 각각의 버스 마스터에 대한 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 저장수단; 상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 상기 각각의 버스 마스터 별로 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio) 계산수단; 및, 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 비교회로를 구비하며, 상기 페이지 모드 제어신호는 상기 비교회로의 비교결과에 응답하여 상기 각각의 버스 마스터별로 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 한다. 본 발명에 따르면, 각각의 버스 마스터별로의 페이지 히트율을 계산하고 이를 입력된 소정의 페이지 히트율의 문턱값과 비교하여 페이지 모드를 유동적으로 결정하도록 함으로써 메모리 접근시간을 현저하게 단축시킬 수 있다는 장점이 있다.

Description

메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할 수 있는 메모리 제어장치 및 메모리 접근 제어방법{Memory control apparatus and method of controlling memory access capable of selecting page mode in order to reduce memory access time}
본 발명은 메모리 제어장치 및 제어방법에 관한 것으로, 특히 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할 수 있는 메모리 제어장치 및 메모리 접근 제어방법에 관한 것이다.
컴퓨팅 시스템(computing system)은 다양한 기능 블록(functional block)들 사이의 데이터 및 제어신호 통신을 위하여 버스 시스템(bus system)을 많이 사용한다.
특히, 여러 가지의 IP(Internet Protocol) 블록들을 단일의 칩(chip)으로 집적한 SOC(System On a Chip)의 설계에 있어서, IP 블록들을 버스 시스템으로 연결한 예를 많이 볼 수 있다. 전형적인 SOC 시스템에서 여러 가지의 IP 블록들이 각각 버스마스터(bus master), 버스 슬레이브(bus slave) 또는 시스템 중재기(system arbiter) 등의 역할을 수행한다.
SOC 시스템에서 중요한 버스 슬레이브 중 하나로서 메모리 제어기(memory controller)가 있다. 여러 개의 버스 마스터들은 상기 메모리 제어기를 통하여 SOC 칩의 외부의 메모리 장치를 독립적으로 접근(access)할 수 있다.
도 1은 메모리 장치와 SOC 시스템과 인터페이스(interface)되는 개략도를 나타낸 도면이다. 일반적인 경우, SOC 시스템(100)은 다수의 버스 마스터들(111, 112, 113), 버스(114) 및 다수의 버스 슬레이브들(미도시)을 구비한다. 이러한 다수의 버스 슬레이브들(미도시) 중의 하나가 바로 메모리 제어기(121)이다.
메모리 제어기(121)는 SOC 시스템(100) 내부의 버스(114)에 접속되는 다수의 버스 마스터들(111, 112, 113)과 메모리 장치(130)와의 메모리 접근을 중재한다. 각각의 버스 마스터들은 메모리 제어기(130)를 통하여 SOC 시스템의 외부의 메모리 장치에 독립적으로 접근(access)할 수 있다.
메모리 장치의 접근단계는 프리차지(precharge), 로우 억세스(row access), 컬럼 억세스(column access) 및 리프레시(refresh) 동작으로 구분할 수 있다. 메모리 장치의 페이지 모드(page mode)는 이러한 메모리 장치의 프리차지 시점에 따라서 개방형 페이지 모드(open page mode)와 폐쇄형 페이지 모드(closed page mode)로 구분된다. 이러한 페이지 모드에 따라서 메모리의 접근시간이 달라진다.
도 2는 각각의 페이지 모드와 메모리의 접근시간과의 관계를 나타낸 도면이다. 개방형 페이지 모드(open page mode)는 페이지 히트(page hit)가 발생할 때에는 상기 메모리 장치의 접근 단계 모두를 수행하지 않고, 액티브 로우(active row)에 대한 컬럼 억세스(column access)만을 수행하며, 만일 페이지 미스(page miss)가 발생하는 때에는 위의 4단계 모두를 수행한다.
폐쇄형 페이지 모드(closed page mode)는 메모리 억세스가 끝나면 바로 프리차지를 수행하며, 페이지 히트 또는 페이지 미스에 관계없이 로우 억세스 및 컬럼 억세스를 수행한다. 따라서, 페이지 히트인 경우에는 도 2에 나타난 바와 같이 개방형 페이지 모드에서 메모리 접근시간이 단축되며, 페이지 미스인 경우에는 폐쇄형 페이지 모드에서 메모리 접근시간이 단축된다.
도 2에 도시된 바와 같이, 메모리 접근을 기준으로 프리차지 시간(prechargetime), 로우 억세스 시간(row access time), 컬럼 억세스 시간(column access time)을 각각라고 하고, 페이지 히트율(page hit ratio)을라고 가정하면, 리프레시(refresh) 동작을 고려하지 않을 때 개방형 페이지 모드(open page mode)에서의 평균 메모리 접근시간을 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
접근시간 =
반면에, 마찬가지로 리프레시(refresh) 동작을 고려하지 않는다면 폐쇄형 페이지 모드(closed page mode)에서의 메모리 접근시간은 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
접근시간 =
즉, [수학식 1] 및 [수학식 2]에 의하여 폐쇄형 페이지 모드보다 개방형 페이지 모드의 메모리 접근시간이 작기 위한 조건은 [수학식 3]과 같이 나타낼 수 있다.
[수학식 3]
종래기술은 상기 2가지의 페이지 모드 중에서 하나만을 선택할 수 있다. 그런데, 개방형 페이지 모드로 선택한 경우 페이지 히트율(page hit ratio)이 소정의값()보다 크다면 메모리 접근시간이 커지게 되며, 반대로 폐쇄형 페이지 모드로 선택한 경우 페이지 히트율이 소정의 값()보다 작다면 메모리 접근시간이 작아지게 된다는 단점이 있다.
따라서, 페이지 히트율에 따라서 페이지 모드를 선택할 수 있도록 하여 전체적인 메모리 접근시간을 단축시킬 수 있는 메모리 제어장치 및 방법이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 페이지 히트율에 따라서 페이지 모드를 선택할 수 있는 메모리 제어기를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 페이지 히트율에 따라서 페이지 모드를 선택할 수 있는 메모리 접근 제어방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 메모리 장치와 SOC 시스템과 인터페이스(interface)되는 개략도를 나타낸 도면이다.
도 2는 각각의 페이지 모드와 메모리의 접근 시간과의 관계를 나타낸 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 메모리 제어장치를 도시한 도면이다.
도 4는 본 발명의 다른 바람직한 실시예에 따른 메모리 제어장치를 나타낸 도면이다.
도 5는 종래기술과 본 발명에 따른 메모리 억세스 시간을 나타낸 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 메모리 제어기에 관한 것이다. 본 발명에 따른 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 메모리 제어장치는 각각의 버스 마스터에 대한 상기 메모리 장치의 페이지 모드(page mode)를 결정하기 위하여 상기 각각의 버스 마스터에 대한 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 저장회로; 상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 상기 각각의 버스마스터 별로 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio) 계산회로; 및, 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 비교회로를 구비하며, 상기 페이지 모드 제어신호는 상기 비교회로의 비교결과에 응답하여 상기 각각의 버스 마스터별로 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 한다.
바람직하게는, 상기 페이지 히트율 계산회로는 상기 각각의 버스 마스터의 상기 메모리로의 접근량을 카운트하고 저장하는 제 1레지스터; 상기 각각의 버스 마스터의 페이지 히트양을 카운트하고 저장하는 제 2레지스터; 및, 상기 제 1레지스터의 출력값과 상기 제 2레지스터의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율을 계산하는 계산회로를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 비교회로는 상기 입력되는 페이지 히트율의 문턱값보다 상기 계산된 페이지 히트율의 값이 더 큰 경우에는 개방형 페이지 모드(open page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하며, 상기 계산된 페이지 히트율의 값보다 상기 입력되는 페이지 히트율의 문턱값이 더 큰 경우에는 폐쇄형 페이지 모드(closed page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 메모리 제어장치에 관한 것이다. 본 발명에 따른 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 상기 메모리와의 접근을 제어하는 메모리 제어장치는 상기 메모리 장치전체의 페이지 모드(page mode)를 결정하기 위하여, 상기 메모리 장치의 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 저장회로; 상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 모든 버스 마스터들의 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio) 계산회로; 및, 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 비교회로를 구비하며, 상기 페이지 모드 제어신호는 상기 비교회로의 비교결과에 응답하여 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 한다.
바람직하게는, 상기 페이지 히트율 계산회로는 상기 각각의 버스 마스터의 상기 메모리로의 접근량을 카운트하고 저장하는 다수의 제 1레지스터들; 상기 각각의 버스 마스터의 페이지 히트양을 카운트하고 저장하는 다수의 제 2레지스터들; 상기 제 1레지스터들의 출력값과 상기 제 2레지스터들의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율들을 계산하는 다수의 계산회로들; 및, 상기 각각의 버스 마스터의 페이지 히트율들을 평균하여 상기 모든 버스 마스터들의 페이지 히트율을 출력하는 평균회로를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 비교회로는 상기 입력되는 페이지 히트율의 문턱값보다 상기 계산된 페이지 히트율의 값이 더 큰 경우에는 개방형 페이지 모드(open page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하며, 상기 계산된 페이지 히트율의 값보다 상기 입력되는 페이지 히트율의 문턱값이 더 큰 경우에는 폐쇄형 페이지 모드(closed page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하는 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 메모리 접근 제어방법에 관한 것이다. 본 발명에 따른 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 방법은 각각의 버스 마스터에 대한 상기 메모리 장치의 페이지 모드(page mode)를 결정하기 위하여 상기 각각의 버스 마스터에 대한 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 단계; 상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 상기 각각의 버스 마스터 별로 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio)을 계산하는 단계; 및, 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 단계를 구비하며, 상기 페이지 모드 제어신호는 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교한 비교결과에 응답하여 상기 각각의 버스 마스터별로 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 메모리 접근 제어방법에 관한 것이다. 본 발명에 따른 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 방법은 상기 메모리 장치 전체의 페이지 모드(page mode)를 결정하기 위하여, 상기 메모리 장치의 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 단계; 상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 모든 버스 마스터들의 페이지 히트율을 계산하는 단계; 및, 상기 페이지 히트율의 문턱값과 상기 계산하는 단계에 의하여 계산된 페이지 히트율을 비교하여 소정의 제어신호를 출력하는 단계를 구비하며, 상기 제어신호는 상기 페이지 히트율의 문턱값과 상기 계산하는 단계에 의하여 계산된 페이지 히트율을 비교한 비교결과에 응답하여 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 메모리 제어장치를 도시한 도면이다. 도 3에 도시된 메모리 제어장치(300)는 저장회로(310), 페이지 히트율 계산회로(320) 및 비교회로(330)를 구비한다. 페이지 히트율 계산회로(320)는 제 1레지스터(321), 제 2레지스터(322) 및 계산회로(323)를 구비한다.
저장회로(310)는 각각의 버스 마스터(미도시)에 대한 페이지 히트율의 문턱값(Pth)을 입력받아 저장한다. 여기에서 입력되는 페이지 히트율의 문턱값(Pth)은프리차지 시간(precharge time), 로우 접근시간(row access time)의 크기에 따라서 달라질 수 있기 때문에 각각의 버스 마스터와 연결되어 프로그래밍될 수 있다.
페이지 히트율 계산회로(320)는 상기 각각의 버스 마스터의 메모리 접근량과 상기 각각의 버스 마스터의 페이지 히트양을 수신하여 상기 각각의 버스 마스터별로 페이지 히트율(Pb)을 계산한다. 페이지 히트율 계산회로(320)는 상기 각각의 버스 마스터의 메모리 접근량을 카운트하고 저장하는 제 1레지스터(321)와, 상기 각각의 버스 마스터의 페이지 히트양을 카운트하고 저장하는 제 2레지스터(322) 및, 제 1레지스터(321)의 출력값과 제 2레지스터(322)의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율(Pb)을 계산하는 계산회로(323)를 구비한다.
비교회로(330)는 페이지 히트율의 문턱값(Pth)과 각각의 버스 마스터의 페이지 히트율(Pb)을 비교하여 소정의 페이지 모드 제어신호(page mode control signal)를 출력한다.
도 3을 참조로 하여 본 발명에 따른 메모리 제어장치(300)의 동작을 설명하면 다음과 같다. 저장회로(310)는 프로그램된 페이지 히트율의 문턱값(Pth)을 수신하여 저장한다. 페이지 히트율 계산회로(320)는 버스 마스터별로의 접근량(access) 및 버스 마스터별로의 페이지 히트양을 수신하여 페이지 히트율(Pb)을 계산한다. 버스 마스터별로의 페이지 히트율(Pb)은 버스 마스터별로 전체의 페이지 히트양을 버스 마스터별로의 접근량으로 나눈 값이 된다.
그 후, 비교회로(330)는 페이지 히트율의 문턱값(Pth)과 계산된 페이지 히트율(Pb)을 비교하여 그 비교결과에 응답하여 페이지 모드 제어신호를 출력한다. 여기에서, 만일 계산된 페이지 히트율(Pb)이 페이지 히트율의 문턱값(Pth)보다 크다면, 페이지 히트가 일어날 확률이 높은 경우이므로 비교회로(330)는 개방형 페이지 모드로 동작하도록 하는 페이지 모드 제어신호를 출력한다. 반대로, 계산된 페이지 히트율(Pb)이 페이지 히트율의 문턱값(Pth)보다 작다면, 페이지 미스가 일어날 확률이 높은 경우이므로 비교부(330)는 폐쇄형 페이지 모드로 동작하도록 하는 페이지 모드 제어신호를 출력한다.
즉, 본 발명에 따르면, 소정의 페이지 히트율 문턱값(Pth)과 계산된 페이지 히트율(Pb)을 비교하여 그 비교결과에 따라 메모리 장치의 페이지 모드를 선택할 수 있도록 하는 메모리 제어장치를 제공하기 때문에, 어느 하나의 페이지 모드만을 정적(static)으로 선택하는 것보다 메모리 접근시간을 단축시킬 수 있다.
도 4는 본 발명의 다른 바람직한 실시예에 따른 메모리 제어장치를 나타낸 도면이다. 도 4에 도시된 메모리 제어장치(400)는 저장회로(410), 페이지 히트율 계산회로(420) 및 비교회로(430)를 구비한다.
저장회로(410)는 메모리 장치의 전체의 페이지 모드를 결정하기 위하여 상기 메모리 장치의 페이지 히트율의 문턱값(Pth_tot)을 입력받아 저장한다. 앞에서 설명한 바와 같이, 페이지 히트율의 문턱값(Pth_tot)은 프로그래밍될 수 있다.
페이지 히트율 계산회로(420)는 각각의 버스 마스터별로의 접근량 및 페이지 히트양을 수신하는 다수의 레지스터들(421a, 421b;422a, 422b;423a, 423b), 각각의 버스 마스터별로의 페이지 히트율(Pb1, Pb2, Pb3)을 계산하는 다수의 계산회로들(424, 425, 426) 및, 각각의 버스 마스터별로의 페이지 히트율(Pb1,Pb2, Pb3)을 평균하여 전체의 페이지 히트율의 평균(Pm)을 출력하는 평균회로(427)를 구비한다.
제 1레지스터(421a)는 제 1버스 마스터의 접근량을 카운트하고 저장하고, 제 2레지스터(421b)는 제 1버스 마스터의 페이지 히트양을 카운트하고 저장하며, 계산회로(424)는 제 1레지스터(421a)와 제 2레지스터(421b)의 출력값을 수신하여 제 1버스 마스터의 페이지 히트율을 계산한다.
제 3레지스터(422a)는 제 2버스 마스터의 접근량을 카운트하고 저장하고, 제 4레지스터(422b)는 제 2버스 마스터의 페이지 히트양을 카운트하고 저장하며, 계산회로(425)는 제 3레지스터(422a)와 제 4레지스터(422b)의 출력값을 수신하여 제 2버스 마스터의 페이지 히트율을 계산한다.
제 5레지스터(423a)는 제 3버스 마스터의 접근량을 카운트하고 저장하고, 제 6레지스터(423b)는 제 3버스 마스터의 페이지 히트양을 카운트하고 저장하며, 계산회로(426)는 제 5레지스터(423a)와 제 6레지스터(423b)의 출력값을 수신하여 제 3버스 마스터의 페이지 히트율을 계산한다. 각각의 버스 마스터의 페이지 히트율을 계산하기 위한 회로를 추가적으로 구비할 수 있다.
평균회로(427)는 각각의 버스 마스터의 계산된 페이지 히트율(Pb1, Pb2, Pb3)을 수신하여 이를 평균하여 출력하며, 비교회로(430)는 페이지 히트율의 문턱값(Pth_tot)과 평균 페이지 히트율(Pm)을 비교하고 그 비교결과에 응답하여 메모리 장치의 페이지 모드를 선택하는 페이지 모드 제어신호를 출력한다.
도 3의 메모리 제어장치(300)와 비교하면, 도 4의 메모리 제어장치(400)는도 3의 메모리 제어장치(300)와는 달리, 전체 메모리 장치(미도시)의 페이지 모드를 선택하기 위하여, 각각의 버스 마스터의 페이지 히트율(Pb1, Pb2, Pb3)을 계산하여 이를 평균회로(427)에 의하여 평균한 페이지 히트율(Pm)과 문턱 페이지 히트율(Pth_tot)과 비교하여 비교결과에 상응하는 페이지 모드 제어신호를 출력한다.
즉, 각각의 버스 마스터의 페이지 히트율을 계산하고 그 결과를 이용하여 메모리 장치의 페이지 모드를 동적으로 선택할 수 있도록 함으로써, 메모리 장치의 억세스 시간을 줄일수 있다.
도 5는 종래기술과 본 발명에 따른 메모리 접근시간을 나타낸 그래프이다. 도 5에 나타난 바와 같이 메모리 접근시간의 측면에서 볼 때, 개방형 페이지 모드는 페이지 히트율이 0.5보다 클 때 유리하고 폐쇄형 페이지 모드는 페이지 히트율이 0.5보다 작을 때 유리하다. 그러나 본 발명에 따른 메모리 제어장치를 사용하게 되면 페이지 모드를 페이지 히트율에 따라 선택할 수 있으므로 메모리 접근시간의 측면에서 가장 유리한 것을 알 수 있다.
이상에서와 같이 도면과 명세서에 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르는 메모리 제어장치 및 방법은 각각의 버스 마스터별로의 페이지 히트율을 계산하고 이를 입력된 소정의 페이지 히트율의 문턱값과 비교하여 페이지 모드를 유동적으로 결정하도록 함으로써, 종래기술과 대비하여 메모리 접근시간을 현저하게 단축시킬 수 있다는 장점이 있다.

Claims (9)

  1. 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 메모리 제어장치에 있어서,
    각각의 버스 마스터에 대한 상기 메모리 장치의 페이지 모드(page mode)를 결정하기 위하여 상기 각각의 버스 마스터에 대한 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 저장회로;
    상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 상기 각각의 버스 마스터 별로 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio) 계산회로; 및,
    상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 비교회로를 구비하며,
    상기 페이지 모드 제어신호는 상기 비교회로의 비교결과에 응답하여 상기 각각의 버스 마스터별로 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 하는 메모리 제어장치.
  2. 제 1항에 있어서, 상기 페이지 히트율 계산회로는
    상기 각각의 버스 마스터의 상기 메모리로의 접근량을 카운트하고 저장하는 제 1레지스터;
    상기 각각의 버스 마스터의 페이지 히트양을 카운트하고 저장하는 제 2레지스터; 및,
    상기 제 1레지스터의 출력값과 상기 제 2레지스터의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율을 계산하는 계산회로를 구비하는 것을 특징으로 하는 메모리 제어장치.
  3. 제 1항에 있어서, 상기 비교회로는
    상기 입력되는 페이지 히트율의 문턱값보다 상기 계산된 페이지 히트율의 값이 더 큰 경우에는 개방형 페이지 모드(open page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하며, 상기 계산된 페이지 히트율의 값보다 상기 입력되는 페이지 히트율의 문턱값이 더 큰 경우에는 폐쇄형 페이지 모드(closed page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하는 것을 특징으로 하는 메모리 제어장치.
  4. 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 상기 메모리와의접근을 제어하는 메모리 제어장치에 있어서,
    상기 메모리 장치 전체의 페이지 모드(page mode)를 결정하기 위하여, 상기 메모리 장치의 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 저장회로;
    상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 모든 버스 마스터들의 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio) 계산회로; 및,
    상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 비교회로를 구비하며,
    상기 페이지 모드 제어신호는 상기 비교회로의 비교결과에 응답하여 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 하는 메모리 제어장치.
  5. 제 4항에 있어서, 상기 페이지 히트율 계산회로는
    상기 각각의 버스 마스터의 상기 메모리로의 접근량을 카운트하고 저장하는 다수의 제 1레지스터들;
    상기 각각의 버스 마스터의 페이지 히트양을 카운트하고 저장하는 다수의 제 2레지스터들;
    상기 제 1레지스터들의 출력값과 상기 제 2레지스터들의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율들을 계산하는 다수의 계산회로들; 및,
    상기 각각의 버스 마스터의 페이지 히트율들을 평균하여 상기 모든 버스 마스터들의 페이지 히트율을 출력하는 평균회로를 구비하는 것을 특징으로 하는 메모리 제어장치.
  6. 제 4항에 있어서, 상기 비교회로는
    상기 입력되는 페이지 히트율의 문턱값보다 상기 계산된 페이지 히트율의 값이 더 큰 경우에는 개방형 페이지 모드(open page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하며, 상기 계산된 페이지 히트율의 값보다 상기 입력되는 페이지 히트율의 문턱값이 더 큰 경우에는 폐쇄형 페이지 모드(closed page mode)로 동작하도록 하는 상기 페이지 모드 제어신호를 출력하는 것을 특징으로 하는 메모리 제어장치.
  7. 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 방법에 있어서,
    각각의 버스 마스터에 대한 상기 메모리 장치의 페이지 모드(page mode)를 결정하기 위하여 상기 각각의 버스 마스터에 대한 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 단계;
    상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 상기 각각의 버스 마스터 별로 페이지 히트율을 계산하여 출력하는 페이지 히트율(page hit ratio)을 계산하는 단계; 및,
    상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 단계를 구비하며,
    상기 페이지 모드 제어신호는 상기 페이지 히트율의 문턱값과 상기 계산수단에 의하여 계산된 페이지 히트율을 비교한 비교결과에 응답하여 상기 각각의 버스 마스터별로 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 하는 메모리 접근 제어방법.
  8. 다수의 버스 마스터(bus master)들과 소정의 메모리 장치의 메모리와의 접근을 제어하는 방법에 있어서,
    상기 메모리 장치 전체의 페이지 모드(page mode)를 결정하기 위하여, 상기 메모리 장치의 페이지 히트율의 문턱값(threshold page hit ratio)을 입력받아 저장하는 단계;
    상기 각각의 버스 마스터의 상기 메모리로의 접근(access)량과 상기 각각의 버스 마스터의 페이지 히트(page hit)양을 수신하여, 모든 버스 마스터들의 페이지 히트율을 계산하는 단계; 및,
    상기 페이지 히트율의 문턱값과 상기 계산하는 단계에 의하여 계산된 페이지 히트율을 비교하여 소정의 페이지 모드 제어신호를 출력하는 단계를 구비하며,
    상기 페이지 모드 제어신호는 상기 페이지 히트율의 문턱값과 상기 계산하는 단계에 의하여 계산된 페이지 히트율을 비교한 비교결과에 응답하여 상기 메모리 장치의 페이지 모드를 제어하는 신호인 것을 특징으로 하는 메모리 접근 제어방법.
  9. 제 8항에 있어서, 상기 계산하는 단계는
    상기 각각의 버스 마스터의 상기 메모리로의 접근량을 카운트하고 저장하는 단계;
    상기 각각의 버스 마스터들의 페이지 히트양을 카운트하고 저장하는 단계;
    상기 제 1레지스터들의 출력값과 상기 제 2레지스터들의 출력값을 수신하여 상기 각각의 버스 마스터의 페이지 히트율들을 계산하는 단계; 및,
    상기 각각의 버스 마스터의 페이지 히트율들을 평균하여 상기 모든 버스 마스터들의 페이지 히트율을 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 접근 제어방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7539842B2 (en) * 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) * 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334175A (ja) * 1992-05-29 1993-12-17 Matsushita Electric Ind Co Ltd メモリ制御装置
JPH07281948A (ja) * 1994-04-06 1995-10-27 Mitsubishi Electric Corp メモリ制御装置
US6052134A (en) * 1997-12-22 2000-04-18 Compaq Computer Corp. Memory controller and method for dynamic page management
JP2002063069A (ja) * 2000-08-21 2002-02-28 Hitachi Ltd メモリ制御装置、データ処理システム及び半導体装置
US20020078298A1 (en) * 1999-01-29 2002-06-20 Joseph M. Jeddeloh Method to access memory based on a programmable page limit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159676A (en) * 1988-12-05 1992-10-27 Micron Technology, Inc. Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334175A (ja) * 1992-05-29 1993-12-17 Matsushita Electric Ind Co Ltd メモリ制御装置
JPH07281948A (ja) * 1994-04-06 1995-10-27 Mitsubishi Electric Corp メモリ制御装置
US6052134A (en) * 1997-12-22 2000-04-18 Compaq Computer Corp. Memory controller and method for dynamic page management
US20020078298A1 (en) * 1999-01-29 2002-06-20 Joseph M. Jeddeloh Method to access memory based on a programmable page limit
JP2002063069A (ja) * 2000-08-21 2002-02-28 Hitachi Ltd メモリ制御装置、データ処理システム及び半導体装置

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