CN116248088A - 数据延时方法、装置、电路、电子设备及可读存储介质 - Google Patents

数据延时方法、装置、电路、电子设备及可读存储介质 Download PDF

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CN116248088A CN202310273886.6A CN202310273886A CN116248088A CN 116248088 A CN116248088 A CN 116248088A CN 202310273886 A CN202310273886 A CN 202310273886A CN 116248088 A CN116248088 A CN 116248088A
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Abstract

本申请公开了一种数据延时方法、装置、电路、电子设备及可读存储介质。该数据延时方法应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，所述方法包括：在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M‑N个时钟周期存入所述目标寄存器的数据。

Description

数据延时方法、装置、电路、电子设备及可读存储介质
技术领域
本申请属于数字电路领域，具体涉及一种数据延时方法、装置、电路、电子设备及可读存储介质。
背景技术
在数字电路领域，有一种常见的数据延时电路，采用多级寄存器,对有效的输入数据每个时钟脉冲逐级寄存，从而实现最后一级寄存器的数据输出时，相比输入数据延时多个时钟周期。
例如，在输入数据有效的时钟周期里，输入数据存储至数据寄存器0，寄存器0输出数据Q存储至数据寄存器1，以此类推。如果输入数据无效，则各级寄存器维持前一个时钟周期的数值。多个时钟周期后，数据寄存器N-1的输出值Q就是整个数据延时电路的最终输出数据。由于在数据有效的时钟内，每一级寄存器都会存在数据更新，在数据位宽较大或者寄存器级数较多的情况下，将会导致数据延时电路功耗开销较大。因此，现有技术中，存在数据延时的功耗较大的问题。
发明内容
本申请实施例的目的是提供一种数据延时方法、装置、电路、电子设备及可读存储介质，能够解决数据延时的功耗较大的问题。
第一方面，本申请实施例提供了一种数据延时方法，应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，其特征在于，所述方法包括：
在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
第二方面，本申请实施例提供了一种数据延时装置，应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，所述数据延时装置包括：
存储控制模块，用于在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
获取模块，用于在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
第三方面，本申请实施例提供了一种数据延时电路，包括：第一计数器、第二计数器、延时子电路、N个第一寄存器、第一选择元件和第二选择元件，N为大于1的整数，其中，
所述第一计数器的输入端通过所述延时子电路与所述第二计数器的输入端电连接，所述第一计数器的输出端与所述第一选择元件的控制端电连接，所述第二计数器的输出端与所述第二选择元件电的控制端电连接；
所述第一选择元件的N个输出端与所述N个第一寄存器的数据输入端一一对应电连接，且所述第一选择元件用于控制所述第一选择元件的数据输入端通过所述第一选择元件的数据输出端与第一计数器的值关联的第一寄存器连通；
所述第二选择元件的N个输入端与所述N个第一寄存器的数据输入端一一对应电连接，且所述第二选择元件用于控制所述第二选择元件的数据输出端通过所述第二选择元件的数据输入端与第一计数器的值关联第一寄存器连通。
第四方面，本申请实施例提供了一种电子设备，该电子设备包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行时实现如第一方面所述的方法的步骤。
第五方面，本申请实施例提供了一种可读存储介质，所述可读存储介质上存储程序或指令，所述程序或指令被处理器执行时实现如第一方面所述的方法的步骤。
第六方面，本申请实施例提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现如第一方面所述的方法。
第七方面，本申请实施例提供了一种芯片，所述芯片包括如第三方面所述的数据延时电路。
本申请实施例中，通过在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个独立的第一寄存器中第L个第一寄存器；在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。这样，由于在一个时钟周期内，仅对一个第一寄存器执行数据的存储和/或读取操作，相对于现有技术中需要对每一级寄存器执行数据的存储和读取操作，本申请实施例可以减少数据延时的功耗。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种数据延时方法的流程示意图；
图2是本申请实施例提供的一种数据延时电路的结构图；
图3是本申请实施例提供的另一种数据延时方法的流程示意图；
图4是本申请实施例提供的另一种数据延时电路的结构图；
图5是本申请实施例提供的一种数据延时装置的结构图；
图6是本申请实施例提供的另一种数据延时装置的结构图；
图7是本申请实施例提供的一种电子设备的结构图；
图8是本申请实施例提供的另一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的数据延时方法进行详细地说明。
参见图1，图1是本申请实施例提供的一种数据延时方法的流程图，该数据延时方法应用于电子设备，所述电子设备包括数据延时电路(如图2所示)，所述数据延时电路包括N个独立的第一寄存器，如图1所示，该数据延时方法包括以下步骤：
步骤101、在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
本申请实施例中，上述N个独立的第一寄存器可以理解为N个第一寄存器的数据端口之间没有电连接，一个第一寄存器输出的数据不会影响其他第一寄存器当前存储的数据，也即一个第一寄存器输出的数据不会作为输入数据写入其他第一寄存器。
可选地，在一些实施例中，可以将数据依次循环地存储至N个第一寄存器，当然在一些实施例中，可以进一步考虑时钟周期的有效性，针对无效的时钟周期，则不会对进行数据存储，此时可以间隔一个或者多个第一寄存器，以实现跳跃性存储。其中，有效的时钟周期可以表示该时钟周期对应的数据有效，无效时钟周期可以表示该时钟周期的数据无效。其中，有效的时钟周期可以包括存储操作有效时钟周期和读取操作有效时钟周期，在存储操作有效时钟周期可以执行存储操作，在读取操作有效时钟周期可以执行读取操作。
可选地，在一些实施例中，L的值可以与M对N取模的值存在对应关系。在一些实施例中，在M为N的整数倍时，L的值与N的值相同；在M为N的非整数倍时，L的值与M对N取模得到的值相同。例如，取模得到1、2、…、N-1、0,分别对应的寄存器为第一个、第二个、…、第N-1个、第N个。换句话说，第一个时钟周期对应的数据存储在第一个第一寄存器(即寄存器0)内，第二个时钟周期对应的数据存储在第二个第一寄存器(即寄存器1)，当经过N个时钟周期后，继续从第一个第一寄存器开始进行存储。即第N+1个时钟周期对应的数据存储在第一个第一寄存器(即寄存器0)内，第N+2个时钟周期对应的数据存储在第二个第一寄存器(即寄存器1)。这样，在每个时钟周期只需要针对一个第一寄存器执行存储操作，从而可以减少功耗的开销。
步骤102、在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
应理解，第M个时钟周期存储的数据在第M+1个时钟周期才生效，也即，第M个时钟周期存储的数据在第M个时钟周期无法读出，在第M个时钟周期读出的是第M-N个时钟周期存储的数据，也即是上次存储至目标寄存器的数据。
本申请实施例中，由于在第M个时钟周期获取所述目标寄存器输出的第M-N个时钟周期存入所述目标寄存器的数据，因此通过上述数据延时电路使得数据延时了N个时钟周期。例如，当M等于N+1时，可以从第一个第一寄存器读取第一个时钟周期存入第一个第一寄存器的数据，当M等于N+2时，可以从第二个第一寄存器读取第二个时钟周期存入第二个第一寄存器的数据。
需要说明的是，当M大于N时，可以在每一个时钟周期或者每一个有效的时钟周期从对应的第一寄存器中获取第M-N个周期存入的数据。
本申请实施例中，通过在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个独立的第一寄存器中第L个第一寄存器；在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。这样，由于在一个时钟周期内，仅对一个第一寄存器执行数据的存储和/或读取操作，相对于现有技术中需要对每一级寄存器执行数据的存储和读取操作，本申请实施例可以减少数据延时的功耗。
可选地，如图2和图3所示，在一些实施例中，所述数据延时电路还包括由N个第二寄存器依次级联形成的延时子电路，
所述在第M个时钟周期将第一数据存储至目标寄存器，包括：
在第一信号为有效信号的情况下，在第M个时钟周期将第一数据存储至目标寄存器；
所述方法还包括：
步骤103，将所述第一信号输入所述延时子电路；
步骤104，获取所述第一信号经过所述延时子电路延时N个时钟周期后得到的第二信号；
步骤105，根据所述第二信号，在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
本申请实施例中，每一个第二寄存器用于对第一信号延时一个时钟周期，通过N个第二寄存器依次级联可以对第一信号延迟N个时钟周期。应理解，上述第一信号和第二信号的类型一致，即在第M个时钟周期对应的第一信号为有效信号的情况下，在第M+N个时钟周期对应的第二信号为有效信号；在第M个时钟周期对应的第一信号为无效信号的情况下，在第M+N个时钟周期对应的第二信号为无效信号。
可选地，在第M个时钟周期，第一信号为有效信号时，可以将第M个时钟周期对应的第一数据存储至目标寄存器。同样地，在第M+N个时钟周期，对应的第二信号为有效信号，此时可以在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
应理解，上述第一信号和第二信号可以理解为有效性信号，用于表示对应的时钟周期的数据的有效性，或者表示对应的时钟周期的有效性。例如，第M个时钟周期对应的第一信号为有效信号，可以理解为该第M个时钟周期为存储操作有效时钟周期；第M+N个时钟周期对应的第二信号为有效信号，可以理解为该第M+N个时钟周期为读取操作有效时钟周期。本申请实施例中，由于增加了信号的有效性，从而可以仅针对有效性信号对应时钟周期进行数据的存储和读取，从而可以进一步降低电子设备的功耗。
可选地，在一些实施例中，所述数据延时电路还包括第一计数器和第二计数器，所述第一计数器的数值在1至N之间循环，所述第二计数器的数值在1至N之间循环；
其中，在所述第M个时钟周期，所述第一计数器的值为L；在M大于N的情况下，在所述第M个时钟周期，所述第二计数器的值为L。
本申请实施例中，上述第一计数器和第二计数器用于对时钟周期的数量进行计数，具体地，可以用于记录总的时钟周期的数量，也可以用于记录有效的时钟周期的数量。其中，第一计数器的值用于确定存储数据的第一寄存器的位置，第二计数器的值用于确定读取数据的第一寄存器的位置。
例如，每经过一个时钟周期或一个有效的时钟周期，第一计数器和第二计数器执行加1操作。由于采用第一计数器和第二计数器记录时钟周期或有效的时钟周期的数量，并根据第一计数器的值确定存储数据的第一寄存器的位置，根据第二计数器的值确定读取数据的第一寄存器的位置，从而可以快速定位存储操作和/读取操作所作用的第一寄存器，降低了数据存储操作和/读取操作的时延。
可选地，在一些实施例中，所述第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，执行第一计数操作；
所述第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，执行第二计数操作。
本申请实施例中，在第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，可以认为当前的时钟周期为有效的时钟周期，从而控制第一计数器加1。应理解，若当前第一计数器的值为N时，第一计数器执行第一计数操作后第一计数器的值为1。
同样地，在第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，可以认为当前的时钟周期为有效的时钟周期，从而控制第二计数器加1。应理解，若当前第二计数器的值为N时，第二计数器执行第二计数操作后第二计数器的值为1。
参照图2，本申请实施例还提供了一种数据延时电路，如图2所示，本申请实施例提供的数据延时电路包括：第一计数器11、第二计数器12、延时子电路13、N个第一寄存器14、第一选择元件15和第二选择元件16，N为大于1的整数，其中，
所述第一计数器11的输入端通过所述延时子电路13与所述第二计数器12的输入端电连接，所述第一计数器11的输出端与所述第一选择元件15的控制端电连接，所述第二计数器12的输出端与所述第二选择元件电的控制端电连接；
所述第一选择元件15的N个输出端与所述N个第一寄存器14的数据输入端一一对应电连接，且所述第一选择元件用于控制所述第一选择元件15的数据输入端通过所述第一选择元件15的数据输出端与第一计数器的值关联的第一寄存器14连通；
所述第二选择元件的N个输入端与所述N个第一寄存器14的数据输入端一一对应电连接，且所述第二选择元件16用于控制所述第二选择元件16的数据输出端通过所述第二选择元件16的数据输入端与第一计数器的值关联第一寄存器14连通。
本申请实施例中，上述第一计数器11和第二计数器12每次计数的增量可以为1，循环计数的范围可以为1到N，也可以为0到N-1。
可选地，上述第一计数器11和第二计数器12用于对时钟周期的数量进行计数，具体地，可以用于记录总的时钟周期的数量，也可以用于记录有效的时钟周期的数量。其中，第一计数器11的值用于确定存储数据的第一寄存器14的位置，第二计数器12的值用于确定读取数据的第一寄存器14的位置。
例如，每经过一个时钟周期或一个有效的时钟周期，第一计数器11和第二计数器12执行加1操作。由于采用第一计数器11和第二计数器12记录时钟周期或有效的时钟周期的数量，并根据第一计数器11的值确定存储数据的第一寄存器14的位置，根据第二计数器12的值确定读取数据的第一寄存器14的位置，从而可以快速定位存储操作和/读取操作所作用的第一寄存器14，降低了数据存储操作和/读取操作的时延。
可选地，在一些实施例中，第一计数器11可以在每一个时钟周期递增1，由1开始，计数至N后，再继续下一轮的计数。针对第二计数器12，计数工作原理同第一计数器11。
可选地，在一些实施例中，可以针对每一个有效的时钟周期递增1，例如在第M个时钟周期第一计数器11接收到第一信号，且第一信号为有效信号时，第一计数器11加1，计数至N后，再继续下一轮的计数。针对第二计数器12，计数工作原理同第一计数器11，区别在于，第二计数器12的技术对象是第二信号，即在第M个时钟周期，第二计数器12接收到第二信号，且第二信号为有效信号时，第二计数器12加1。
可选地，上述第一选择元件15和第二选择元件16的具体结构可以根据实际需要进行设置，例如，在一些实施例中，可以采用多路选择器。也就是说所述第一选择元件15和/或第二选择元件16可以为N选1选择器。
可选地，在一些实施例中，可以假设第一选择元件15的数据输出端包括端口0～端口N-1，当第一计数值为1时，第一选择元件15的端口0与第一选择元件15的数据输入端口连通，从而可以将数据输入端口输入的数据通过端口0存储到寄存器0内。同样地，假设第二选择元件16的数据输出端口包括数据输出端口0～数据输出端口N-1，当第二计数值为1时，第二选择元件16的数据输入端口与第一选择元件15的数据输出端口0连通，从而获取寄存器0输出的数据。
应理解，上述第一计数器11和第二计数器12的输出端可以包括多个，例如，当N为16时，上述第一计数器11和第二计数器12的输出端均可以为四个，从而可以输出4比特的计数值。
可选地，上述延时子电路13的结构可以根据实际需要进行设置，例如，如图4所示，在一些实施例中，上述延时子电路13可以由N个第二寄存器级联形成。例如，可以将第一信号输入至第一级第二寄存器的输入端。第一信号在N个第二寄存器中的传递过程中，每一个时钟周期，可以将上一级的第二寄存器的输出用作下一级第二寄存器的输入，最后一级第二寄存器的输出端输出的数据为上述第二信号，即第一信号经过N个第二寄存器延时N个时钟周期后的信号。
本申请实施例中，通过采用第一计数器11、第二计数器12、延时子电路13、N个第一寄存器14、第一选择元件15和第二选择元件16配合形成数据延时电路，从而可以实现上述数据延时方法。这样，由于在一个时钟周期内，仅对一个第一寄存器执行数据的存储和/或读取操作，相对于现有技术中需要对每一级寄存器执行数据的存储和读取操作，本申请实施例可以减少数据延时的功耗。
需要说明的是，上述第一计数器和第二计数器还可以通过其他具有数据处理功能的控制芯片进行实现。也可以采用其他逻辑门电路的结构实现，在此不做进一步的限定。与此同时上述选择元件可以采用多刀单掷开关配合控制芯片实现，在此不做进一步的限定。
可选地，以数据位宽120bit，延时16级(即N和M等于16，延时16个时钟周期)为例，采用功耗评估工具对传统的数据延时电路的功耗和本申请的数据延时电路的功耗进行试验对比，得到以下数据：采用传统的数据延时电路的功耗为0.2806毫瓦；采用本申请的数据延时电路的功耗为0.0509毫瓦，降幅81.86％。因此，本申请提供的数据延时电路在位宽越大，延时级数越多的场景下，收益越大。
需要说明的是，本申请实施例提供的数据延时方法，执行主体可以为数据延时装置，或者该数据延时装置中的用于执行加载数据延时方法的控制模块。本申请实施例中以数据延时装置执行加载数据延时方法为例，说明本申请实施例提供的数据延时装置。
参照图5，本申请实施例还提供了一种数据延时装置，如图5所示，应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，所述数据延时装置500包括：
存储控制模块501，用于在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
获取模块502，用于在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
可选地，所述第二数据相对所述第一数据延时N个时钟周期。
可选地，所述数据延时电路还包括由N个第二寄存器依次级联形成的延时子电路，所述存储控制模块，具体用于在第一信号为有效信号的情况下，在第M个时钟周期将第一数据存储至目标寄存器；
可选地，如图6所示，所述数据延时装置500还包括：
输入模块503，用于将所述第一信号输入所述延时子电路；
所述获取模块502还用于获取所述第一信号经过所述延时子电路延时N个时钟周期后得到的第二信号；根据所述第二信号，在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
可选地，所述数据延时电路还包括第一计数器和第二计数器，所述第一计数器的数值在1至N之间循环，所述第二计数器的数值在1至N之间循环；
其中，在所述第M个时钟周期，所述第一计数器的值为L；在M大于N的情况下，在所述第M个时钟周期，所述第二计数器的值为L。
可选地，所述第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，执行第一计数操作；
所述第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，执行第二计数操作。
可选地，在M为N的整数倍时，L的值与N的值相同；在M为N的非整数倍时，L的值与M对N取模得到的值相同。
本申请实施例中的数据延时装置可以是装置，也可以是终端中的部件、集成电路、或芯片。该装置可以是移动电子设备，也可以为非移动电子设备。示例性的，移动电子设备可以为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、可穿戴设备、超级移动个人计算机(ultra-mobile personal computer，UMPC)、上网本或者个人数字助理(personaldigital assistant，PDA)等，非移动电子设备可以为服务器、网络附属存储器(NetworkAttached Storage，NAS)、个人计算机(personal computer，PC)、电视机(television，TV)、柜员机或者自助机等，本申请实施例不作具体限定。
本申请实施例中的数据延时装置可以为具有操作系统的装置。该操作系统可以为安卓(Android)操作系统，可以为ios操作系统，还可以为其他可能的操作系统，本申请实施例不作具体限定。
本申请实施例提供的数据延时装置能够实现图1和图3的方法实施例中数据延时装置实现的各个过程，为避免重复，这里不再赘述。
可选的，参照图7，本申请实施例还提供一种电子设备，包括处理器710，存储器709，存储在存储器709上并可在所述处理器710上运行的程序或指令，该程序或指令被处理器710执行时实现上述数据延时方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
需要注意的是，本申请实施例中的电子设备包括上述所述的移动电子设备和非移动电子设备。
图8为实现本申请各个实施例的一种电子设备的硬件结构示意图。
该电子设备800包括但不限于：射频单元801、网络模块802、音频输出单元803、输入单元804、传感器805、显示单元806、用户输入单元807、接口单元808、存储器809、以及处理器810等部件。
本领域技术人员可以理解，电子设备800还可以包括给各个部件供电的电源(比如电池)，电源可以通过电源管理系统与处理器810逻辑相连，从而通过电源管理系统实现管理充电、放电、以及功耗管理等功能。图8中示出的电子设备结构并不构成对电子设备的限定，电子设备可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置，在此不再赘述。
其中，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，处理器810，用于在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
可选地，所述数据延时电路还包括由N个第二寄存器依次级联形成的延时子电路，所述处理器810还用于：将所述第一信号输入所述延时子电路；获取所述第一信号经过所述延时子电路延时N个时钟周期后得到的第二信号；根据所述第二信号，在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
可选地，所述数据延时电路还包括第一计数器和第二计数器，所述第一计数器的数值在1至N之间循环，所述第二计数器的数值在1至N之间循环；
其中，在所述第M个时钟周期，所述第一计数器的值为L；在M大于N的情况下，在所述第M个时钟周期，所述第二计数器的值为L。
可选地，所述第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，执行第一计数操作；
所述第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，执行第二计数操作。
可选地，在M为N的整数倍时，L的值与N的值相同；在M为N的非整数倍时，L的值与M对N取模得到的值相同。
需要说明的是，在本申请实施例中，处理器可以是含有处理功能的任意模块，例如CPU、GPU、NPU、DSP、ISP等等处理芯片。
本申请实施例还提供一种可读存储介质，所述可读存储介质上存储有程序或指令，该程序或指令被处理器执行时实现上述数据延时方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等。
本申请实施例另提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现上述数据延时方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
本申请实施例另提供了一种芯片，所述芯片包括上述数据延时电路。
应理解，本申请实施例提到的芯片还可以称为系统级芯片、系统芯片、芯片系统或片上系统芯片等。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所述的方法。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (16)

1.一种数据延时方法，应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，其特征在于，所述方法包括：
在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
2.根据权利要求1所述的方法，其特征在于，所述数据延时电路还包括由N个第二寄存器依次级联形成的延时子电路，
所述在第M个时钟周期将第一数据存储至目标寄存器，包括：
在第一信号为有效信号的情况下，在第M个时钟周期将第一数据存储至目标寄存器；
所述方法还包括：
将所述第一信号输入所述延时子电路；
获取所述第一信号经过所述延时子电路延时N个时钟周期后得到的第二信号；
根据所述第二信号，在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
3.根据权利要求1所述的方法，其特征在于，所述数据延时电路还包括第一计数器和第二计数器，所述第一计数器的数值在1至N之间循环，所述第二计数器的数值在1至N之间循环；
其中，在所述第M个时钟周期，所述第一计数器的值为L；在M大于N的情况下，在所述第M个时钟周期，所述第二计数器的值为L。
4.根据权利要求3所述的方法，其特征在于，所述第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，执行第一计数操作；
所述第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，执行第二计数操作。
5.根据权利要求1所述的方法，其特征在于，在M为N的整数倍时，L的值与N的值相同；在M为N的非整数倍时，L的值与M对N取模得到的值相同。
6.一种数据延时装置，应用于电子设备，所述电子设备包括数据延时电路，所述数据延时电路包括N个独立的第一寄存器，其特征在于，所述数据延时装置包括：
存储控制模块，用于在第M个时钟周期将第一数据存储至目标寄存器，所述目标寄存器为所述N个第一寄存器中第L个第一寄存器；
获取模块，用于在M大于N的情况下，在所述第M个时钟周期获取所述目标寄存器输出的第二数据，所述第二数据为第M-N个时钟周期存入所述目标寄存器的数据。
7.根据权利要求6所述的装置，其特征在于，所述数据延时电路还包括由N个第二寄存器依次级联形成的延时子电路，所述存储控制模块，具体用于在第一信号为有效信号的情况下，在第M个时钟周期将第一数据存储至目标寄存器；
所述数据延时装置还包括：
输入模块，用于将所述第一信号输入所述延时子电路；
所述获取模块还用于获取所述第一信号经过所述延时子电路延时N个时钟周期后得到的第二信号；根据所述第二信号，在第M+N个时钟周期获取所述目标寄存器输出的所述第一数据。
8.根据权利要求6所述的装置，其特征在于，所述数据延时电路还包括第一计数器和第二计数器，所述第一计数器的数值在1至N之间循环，所述第二计数器的数值在1至N之间循环；
其中，在所述第M个时钟周期，所述第一计数器的值为L；在M大于N的情况下，在所述第M个时钟周期，所述第二计数器的值为L。
9.根据权利要求8所述的装置，其特征在于，所述第一计数器在接收到第一信号，且所述第一信号为有效信号的情况下，执行第一计数操作；
所述第二计数器在接收到第二信号，且所述第二信号为有效信号的情况下，执行第二计数操作。
10.根据权利要求6所述的方法，其特征在于，在M为N的整数倍时，L的值与N的值相同；在M为N的非整数倍时，L的值与M对N取模得到的值相同。
11.一种数据延时电路，其特征在于，包括：第一计数器、第二计数器、延时子电路、N个第一寄存器、第一选择元件和第二选择元件，N为大于1的整数，其中，
所述第一计数器的输入端通过所述延时子电路与所述第二计数器的输入端电连接，所述第一计数器的输出端与所述第一选择元件的控制端电连接，所述第二计数器的输出端与所述第二选择元件电的控制端电连接；
所述第一选择元件的N个输出端与所述N个第一寄存器的数据输入端一一对应电连接，且所述第一选择元件用于控制所述第一选择元件的数据输入端通过所述第一选择元件的数据输出端与第一计数器的值关联的第一寄存器连通；
所述第二选择元件的N个输入端与所述N个第一寄存器的数据输入端一一对应电连接，且所述第二选择元件用于控制所述第二选择元件的数据输出端通过所述第二选择元件的数据输入端与第一计数器的值关联第一寄存器连通。
12.根据权利要求11所述的数据延时电路，其特征在于，所述第一选择元件和/或第二选择元件为N选1选择器。
13.一种电子设备，其特征在于，包括处理器，存储器及存储在所述存储器上并可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行时实现如权利要求1至5中任一项所述的数据延时方法的步骤。
14.一种可读存储介质，其上存储有程序或指令，其特征在于，所述程序或指令被处理器执行时实现权利要求1至5中任一项所述的数据延时方法的步骤。
15.一种芯片，其特征在于，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，所述程序或指令被处理器执行时实现权利要求1至5中任一项所述的数据延时方法的步骤。
16.一种芯片，其特征在于，所述芯片包括如权利要求11至12中任一项所述的数据延时电路。
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