JPH05334175A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05334175A JPH05334175A JP13827792A JP13827792A JPH05334175A JP H05334175 A JPH05334175 A JP H05334175A JP 13827792 A JP13827792 A JP 13827792A JP 13827792 A JP13827792 A JP 13827792A JP H05334175 A JPH05334175 A JP H05334175A
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Abstract
(57)【要約】
【構成】 システム間との通信を行なうインターフェイ
ス装置１と、ＤＲＡＭアクセスの制御を行なうＤＲＡＭ
制御装置２と、高速ページモードアクセスをサポートす
るＤＲＡＭ３と、ページヒットの統計処理を行なうペー
ジヒット検出装置４とで構成する。ページヒット検出装
置４は、インターフェイス装置１からＤＲＡＭ制御装置
２へ出力されるアドレスとアクセス情報信号を監視し、
メモリアクセスごとにページヒットを検出する。そし
て、検出した結果と過去の検出結果をもとに強制ページ
モードあるいは非強制ページモードの切替えの判断を行
なう。 【効果】 自動的にメモリアクセスのページヒット率を
検出し、動的にＤＲＡＭの高速ページモードアクセスを
利用するため、システム側からＤＲＡＭメモリのページ
ヒットを意識することなく高速なメモリアクセスが行な
える。
ス装置１と、ＤＲＡＭアクセスの制御を行なうＤＲＡＭ
制御装置２と、高速ページモードアクセスをサポートす
るＤＲＡＭ３と、ページヒットの統計処理を行なうペー
ジヒット検出装置４とで構成する。ページヒット検出装
置４は、インターフェイス装置１からＤＲＡＭ制御装置
２へ出力されるアドレスとアクセス情報信号を監視し、
メモリアクセスごとにページヒットを検出する。そし
て、検出した結果と過去の検出結果をもとに強制ページ
モードあるいは非強制ページモードの切替えの判断を行
なう。 【効果】 自動的にメモリアクセスのページヒット率を
検出し、動的にＤＲＡＭの高速ページモードアクセスを
利用するため、システム側からＤＲＡＭメモリのページ
ヒットを意識することなく高速なメモリアクセスが行な
える。
Description
【０００１】
【産業上の利用分野】本発明は高速なＤＲＡＭアクセス
を必要とする情報機器システム等に適用されるメモリ制
御装置に関するものである。
を必要とする情報機器システム等に適用されるメモリ制
御装置に関するものである。
【０００２】
【従来の技術】図面を参照しながら従来のメモリ制御装
置の一例について説明する。
置の一例について説明する。
【０００３】図２は従来のメモリ制御装置を示すもので
ある。図２において、１はインターフェイス装置、２は
ＤＲＡＭ制御装置、３は高速ページモードアクセス可能
なＤＲＡＭである。
ある。図２において、１はインターフェイス装置、２は
ＤＲＡＭ制御装置、３は高速ページモードアクセス可能
なＤＲＡＭである。
【０００４】以上のように構成されたメモリ制御装置に
ついて以下にその動作について説明する。
ついて以下にその動作について説明する。
【０００５】まず、ＤＲＡＭ３に対して出力する制御信
号について説明する。図４にＤＲＡＭアクセス制御の手
順例を示す。この例では書き込み動作を２回行なうもの
とする。図４中のＲＡＳ信号は行アドレスを出力するタ
イミングを表し、この信号がハイからロウに変化する瞬
間にＤＲＡＭは行アドレスを受けとる。またＣＡＳ信号
は列アドレスを出力するタイミングを表し、この信号が
ハイからロウに変化する瞬間にＤＲＡＭは列アドレスを
受けとり、データをＤＲＡＭ内部に書き込む。
号について説明する。図４にＤＲＡＭアクセス制御の手
順例を示す。この例では書き込み動作を２回行なうもの
とする。図４中のＲＡＳ信号は行アドレスを出力するタ
イミングを表し、この信号がハイからロウに変化する瞬
間にＤＲＡＭは行アドレスを受けとる。またＣＡＳ信号
は列アドレスを出力するタイミングを表し、この信号が
ハイからロウに変化する瞬間にＤＲＡＭは列アドレスを
受けとり、データをＤＲＡＭ内部に書き込む。
【０００６】図４（ａ）は行アドレスがヒットしない場
合を示している。この場合、図に示したように２回目の
アクセスを行なうためＲＡＳ信号はロウからハイに戻ら
なければならない。
合を示している。この場合、図に示したように２回目の
アクセスを行なうためＲＡＳ信号はロウからハイに戻ら
なければならない。
【０００７】図４（ｂ）は行アドレスがヒットする場合
を示している。この場合、図に示したように２回目のア
クセスを行なうために行アドレスを出力する必要はな
く、ＲＡＳ信号のプリチャージ期間を省くことができ
る。
を示している。この場合、図に示したように２回目のア
クセスを行なうために行アドレスを出力する必要はな
く、ＲＡＳ信号のプリチャージ期間を省くことができ
る。
【０００８】以上のＲＡＳ信号の制御方式は、図５
（ａ）と図５（ｂ）に示した強制ページモードと図５
（ｃ）に示した非強制ページモードとに分けることがで
きる。
（ａ）と図５（ｂ）に示した強制ページモードと図５
（ｃ）に示した非強制ページモードとに分けることがで
きる。
【０００９】強制ページモードではＲＡＳ信号を通常ロ
ウに固定しておき、図５（ａ）に示したように、２回目
のアクセスがページヒットしていれば、直ちにＣＡＳ信
号をロウにしてデータを書き込むことができる。逆に図
５（ｂ）に示したように、２回目のアクセスがページヒ
ットしていなければ、一度ＲＡＳ信号をハイに戻しプリ
チャージ期間を過ぎた後、図４（ａ）に示したような通
常アクセスの順序でデータを書き込まなければならな
い。
ウに固定しておき、図５（ａ）に示したように、２回目
のアクセスがページヒットしていれば、直ちにＣＡＳ信
号をロウにしてデータを書き込むことができる。逆に図
５（ｂ）に示したように、２回目のアクセスがページヒ
ットしていなければ、一度ＲＡＳ信号をハイに戻しプリ
チャージ期間を過ぎた後、図４（ａ）に示したような通
常アクセスの順序でデータを書き込まなければならな
い。
【００１０】一方、非強制ページモードではＲＡＳ信号
を通常ハイに固定しておき、図５（ｃ）に示したよう
に、常に通常アクセスでデータを書き込む。
を通常ハイに固定しておき、図５（ｃ）に示したよう
に、常に通常アクセスでデータを書き込む。
【００１１】以上のことを前提に、全体の動作説明を次
に述べる。システム側はＤＲＡＭ３にアクセスする場
合、ＤＲＡＭ制御装置２がＤＲＡＭ３に対して出力する
制御信号の制御モードを、強制ページモードか非強制ペ
ージモードかのどちらかに設定する。この設定は、ペー
ジヒットが頻繁に起こるか否かを予め予測して行なわれ
なければならない。
に述べる。システム側はＤＲＡＭ３にアクセスする場
合、ＤＲＡＭ制御装置２がＤＲＡＭ３に対して出力する
制御信号の制御モードを、強制ページモードか非強制ペ
ージモードかのどちらかに設定する。この設定は、ペー
ジヒットが頻繁に起こるか否かを予め予測して行なわれ
なければならない。
【００１２】次に、システムからインターフェイス装置
１がメモリアクセスを要求を受けると、受けつけた要求
はＤＲＡＭ３に対するアドレスとアクセス情報にデコー
ドされ、ＤＲＡＭ制御装置２に送られる。
１がメモリアクセスを要求を受けると、受けつけた要求
はＤＲＡＭ３に対するアドレスとアクセス情報にデコー
ドされ、ＤＲＡＭ制御装置２に送られる。
【００１３】ＤＲＡＭ制御装置２では送られて来るアド
レスとアクセス情報をもとに前回のアクセスに対して、
行アドレスを比較しページヒットを検出する。ページヒ
ットの有無の検出結果と指定されたモードによって、Ｄ
ＲＡＭ３に対して高速ページモードアクセスあるいは通
常モードアクセスを行なう。
レスとアクセス情報をもとに前回のアクセスに対して、
行アドレスを比較しページヒットを検出する。ページヒ
ットの有無の検出結果と指定されたモードによって、Ｄ
ＲＡＭ３に対して高速ページモードアクセスあるいは通
常モードアクセスを行なう。
【００１４】以上のように、システムからメモリアクセ
スのモードを最適に設定できれば、高速なメモリアクセ
スを行なうことができる。
スのモードを最適に設定できれば、高速なメモリアクセ
スを行なうことができる。
【００１５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、システム側からアプリケーションごとに
メモリアクセスのページヒット確率を求めて強制ページ
モードあるいは非強制ページモードを設定しなければな
らないという問題点を有していた。
うな構成では、システム側からアプリケーションごとに
メモリアクセスのページヒット確率を求めて強制ページ
モードあるいは非強制ページモードを設定しなければな
らないという問題点を有していた。
【００１６】本発明は上記問題点に鑑み、自動的にペー
ジヒット確率を検出し、動的にモードを切替えて高速な
メモリアクセスを行なうメモリ制御装置を提供すること
を目的とする。
ジヒット確率を検出し、動的にモードを切替えて高速な
メモリアクセスを行なうメモリ制御装置を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のデータ転送装置は、高速ページモードが可
能なＤＲＡＭと、外部システムからのメモリアクセス要
求を受け前記ＤＲＡＭに対するアドレスとそのアクセス
情報信号を発生するインターフェイス装置と、前記イン
ターフェイス装置が出力するアドレスおよびアクセス情
報信号を入力し、そのアドレスと保持されている前回入
力したアドレスとの比較結果を行ない、その結果から前
記ＤＲＡＭに対して列アドレスだけを出力し高速ページ
モードアクセスと行アドレスと列アドレスを出力する通
常モードアクセスとを切替え行ない前記ＤＲＡＭにアク
セスしない定常状態において前記ＤＲＡＭに出力する制
御信号が、高速ページモード状態になる強制ページモー
ドと、通常モード状態になる非強制ページモードに切替
え可能な前記ＤＲＡＭ制御装置と、前記インターフェイ
ス装置が出力する前記ＤＲＡＭへのアドレスとアクセス
情報信号を入力し、アドレスのページヒットを時間単位
に統計し、前記ＤＲＡＭ制御装置に対し強制ページモー
ドか非強制ページモードかの切替えを行なうページヒッ
ト検出装置とを備えたことを特徴とするメモリ制御装
置。
めに本発明のデータ転送装置は、高速ページモードが可
能なＤＲＡＭと、外部システムからのメモリアクセス要
求を受け前記ＤＲＡＭに対するアドレスとそのアクセス
情報信号を発生するインターフェイス装置と、前記イン
ターフェイス装置が出力するアドレスおよびアクセス情
報信号を入力し、そのアドレスと保持されている前回入
力したアドレスとの比較結果を行ない、その結果から前
記ＤＲＡＭに対して列アドレスだけを出力し高速ページ
モードアクセスと行アドレスと列アドレスを出力する通
常モードアクセスとを切替え行ない前記ＤＲＡＭにアク
セスしない定常状態において前記ＤＲＡＭに出力する制
御信号が、高速ページモード状態になる強制ページモー
ドと、通常モード状態になる非強制ページモードに切替
え可能な前記ＤＲＡＭ制御装置と、前記インターフェイ
ス装置が出力する前記ＤＲＡＭへのアドレスとアクセス
情報信号を入力し、アドレスのページヒットを時間単位
に統計し、前記ＤＲＡＭ制御装置に対し強制ページモー
ドか非強制ページモードかの切替えを行なうページヒッ
ト検出装置とを備えたことを特徴とするメモリ制御装
置。
【００１８】
【作用】本発明は上記した構成によって、自動的にメモ
リアクセスのページヒット率を検出することにより、動
的に強制ページモードあるいは非強制ページモードの切
替えがが可能となる。
リアクセスのページヒット率を検出することにより、動
的に強制ページモードあるいは非強制ページモードの切
替えがが可能となる。
【００１９】
【実施例】以下本発明の一実施例を図面を参照しながら
説明する。
説明する。
【００２０】図１は本発明の実施例におけるメモリ制御
装置のブロック図を示すものである。図１において、１
はインターフェイス装置、２はＤＲＡＭ制御装置、３は
ＤＲＡＭ、４はページヒット検出装置である。
装置のブロック図を示すものである。図１において、１
はインターフェイス装置、２はＤＲＡＭ制御装置、３は
ＤＲＡＭ、４はページヒット検出装置である。
【００２１】ページヒット検出装置４は、インターフェ
イス装置１からＤＲＡＭ制御装置２へ出力されるアドレ
スとアクセス情報信号を監視し、メモリアクセスごとに
ページヒットを検出する。検出した結果と過去の検出結
果をもとに強制ページモードあるいは非強制ページモー
ドの切替えの判断を行なう。
イス装置１からＤＲＡＭ制御装置２へ出力されるアドレ
スとアクセス情報信号を監視し、メモリアクセスごとに
ページヒットを検出する。検出した結果と過去の検出結
果をもとに強制ページモードあるいは非強制ページモー
ドの切替えの判断を行なう。
【００２２】図３にページヒット検出装置４の一例とな
るブロック図を示し、上記の判断の方法を示す。
るブロック図を示し、上記の判断の方法を示す。
【００２３】まず、ページヒット判断部４１が、アクセ
スされたアドレスのページヒットを検出する。ヒット
（ビット＝１）かそうでないか（ビット＝０）の１ビッ
トの結果はｎビットのシフトレジスタ４２にシフトイン
される。シフトアウトされる情報は使用せず放棄され
る。これによってシフトレジスタ４２には過去ｎ回のペ
ージヒットの履歴が格納される。シフトレジスタ４２の
結果は重み付け処理部４３によって重み付けされる。重
み付け方法初は、外部からのｎビットの重み付け関数と
の論理積をとることによって行なわれる。重み付けされ
たｎビットのデータにおいて、１となるビットの塁計と
０となるビットの塁計との差分を塁計処理部４４で求め
る。差分結果は判定部４５により入力基準値と比較さ
れ、基準値以上であれば強制ページモードを出力し、基
準値以下であれば非強制ページモードを出力する。
スされたアドレスのページヒットを検出する。ヒット
（ビット＝１）かそうでないか（ビット＝０）の１ビッ
トの結果はｎビットのシフトレジスタ４２にシフトイン
される。シフトアウトされる情報は使用せず放棄され
る。これによってシフトレジスタ４２には過去ｎ回のペ
ージヒットの履歴が格納される。シフトレジスタ４２の
結果は重み付け処理部４３によって重み付けされる。重
み付け方法初は、外部からのｎビットの重み付け関数と
の論理積をとることによって行なわれる。重み付けされ
たｎビットのデータにおいて、１となるビットの塁計と
０となるビットの塁計との差分を塁計処理部４４で求め
る。差分結果は判定部４５により入力基準値と比較さ
れ、基準値以上であれば強制ページモードを出力し、基
準値以下であれば非強制ページモードを出力する。
【００２４】以上のページヒット検出装置４により自動
的に強制ページモードあるいは非強制ページモードの切
替えが行なわれる。ＤＲＡＭ制御部３は、このモードと
入力されるアドレスとアクセス情報から高速ページモー
ドアクセスあるいは通常モードアクセスの操作を行な
う。
的に強制ページモードあるいは非強制ページモードの切
替えが行なわれる。ＤＲＡＭ制御部３は、このモードと
入力されるアドレスとアクセス情報から高速ページモー
ドアクセスあるいは通常モードアクセスの操作を行な
う。
【００２５】以上のように構成したメモリ制御装置で
は、確率的にページヒットの多いアクセスが可能とな
る。この処理はシステム側が認識しなくても動作するの
で、システム上のアプリケーションに依存しない。従っ
て、高い性能でかつメモリアクセスの認識をしなくてよ
いシステムが構築できる。
は、確率的にページヒットの多いアクセスが可能とな
る。この処理はシステム側が認識しなくても動作するの
で、システム上のアプリケーションに依存しない。従っ
て、高い性能でかつメモリアクセスの認識をしなくてよ
いシステムが構築できる。
【００２６】なお、ページヒット検出装置４の構成は上
記のような構成に限定せず、例えばマイクロプロセッサ
を用いてページヒットを統計処理するような構成として
もよい。
記のような構成に限定せず、例えばマイクロプロセッサ
を用いてページヒットを統計処理するような構成として
もよい。
【００２７】
【発明の効果】本発明は上記した構成によって、自動的
にメモリアクセスのページヒット率を検出し、動的にＤ
ＲＡＭの高速ページモードアクセスを利用するため、シ
ステム側からの操作の必要なくアプリケーションに依存
しない高速なメモリアクセスが可能である。
にメモリアクセスのページヒット率を検出し、動的にＤ
ＲＡＭの高速ページモードアクセスを利用するため、シ
ステム側からの操作の必要なくアプリケーションに依存
しない高速なメモリアクセスが可能である。
【図１】本発明の実施例におけるメモリ制御装置の構成
を示すブロック図
を示すブロック図
【図２】従来のメモリ制御装置の構成を示すブロック図
【図３】本発明の実施例同実施例の動作を示す図
【図４】従来のメモリ制御装置の動作を示す図
【図５】同従来例における動作を示す図
１ インターフェイス装置 ２ ＤＲＡＭ制御部 ３ ＤＲＡＭ ４ ページヒット検出装置
Claims (3)
- 【請求項１】高速ページモードが可能なＤＲＡＭと、外
部システムからのメモリアクセス要求を受け前記ＤＲＡ
Ｍに対するアドレスとそのアクセス情報信号を発生する
インターフェイス装置と、前記インターフェイス装置が
出力するアドレスおよびアクセス情報信号を入力し、そ
のアドレスと保持されている前回入力したアドレスとの
比較結果を行ない、その結果から前記ＤＲＡＭに対して
列アドレスだけを出力し高速ページモードアクセスと行
アドレスと列アドレスを出力する通常モードアクセスと
を切替えるＤＲＡＭ制御装置とを備えたことを特徴とす
るデータ転送装置。 - 【請求項２】ＤＲＡＭにアクセスしない定常状態におい
て、前記ＤＲＡＭに出力する制御信号が、高速ページモ
ード状態になる強制ページモードと、通常モード状態に
なる非強制ページモードに切替え可能な前記ＤＲＡＭ制
御装置を備えたことを特徴とする請求項１記載のメモリ
制御装置。 - 【請求項３】インターフェイス装置が出力する前記ＤＲ
ＡＭへのアドレスとアクセス情報信号を入力し、アドレ
スのページヒットを時間単位に統計し、前記ＤＲＡＭ制
御装置に対し強制ページモードか非強制ページモードか
の切替えを行なうページヒット検出装置を備えたことを
特徴とする請求項２記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13827792A JPH05334175A (ja) | 1992-05-29 | 1992-05-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13827792A JPH05334175A (ja) | 1992-05-29 | 1992-05-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334175A true JPH05334175A (ja) | 1993-12-17 |
Family
ID=15218159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13827792A Pending JPH05334175A (ja) | 1992-05-29 | 1992-05-29 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021485A (ko) * | 2002-09-04 | 2004-03-10 | 삼성전자주식회사 | 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 |
| JP2006343947A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
| US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
-
1992
- 1992-05-29 JP JP13827792A patent/JPH05334175A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021485A (ko) * | 2002-09-04 | 2004-03-10 | 삼성전자주식회사 | 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법 |
| US7047373B2 (en) | 2002-09-04 | 2006-05-16 | Samsung Electronics, Co., Ltd. | Memory control apparatus and method for controlling memory access capable of selecting desirable page mode |
| US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
| JP2006343947A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
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