JPS62219396A - ダイナミツクメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はダイナミックメモリ制御回路に係り。

特にスタティックカラム・ダイナミックメモリＩＣを使
用した記憶装置において高速の読み書きを行なうに好適
なダイナミックメモリ制御回路に関する。

〔発明の背景〕

従来のメモリＩＣ素子にはスタティックメモリＩＣとダ
イナミックメモリＩＣの２種類があり、ダイナミックメ
モリＩＣはスタティックメモリＴＣに比べて空間専有率
および経済性の面で有利であるが、データの読み書き速
度が遅い。その理由の一つは通常のダイナミックメモリ
ＩＣのアクセスにおいてメモリＩＣ素子の構造上から横
列の指定と縦列の指定を２回に分けて行なう必要がある
ことである。このため横列と縦列の指定切り換えのため
の制御回路がダイナミックメモリＩＣの使用にさいして
必要となる。このような従来の１つのデータに対して毎
回に横列と縦列の指定を行うような制御回路では高速化
を期待できない。

一方でダイナミックメモリＩＣの種類のなかにはアクセ
スの方法として、横列の指定後に一定時間内でかつ次か
らの指定において横列の値が前と同じときに限って縦列
のみの指定により高速のアクセスを可能にするものとし
てスタティックカラム°ダイナミックメモリＩＣがある
。しかしこのスタティックカラム・ダイナミックメモリ
ＩＣはそのアクセスの特性上から連続した番地の繰り返
し的な動作のみを高速に行う特定な記憶装置に使用する
のが従来の通常であって、一般の任意番地のアクセス用
の記憶装置への使用については配慮されていない。

〔発明の目的〕

本発明の目的は、スタティックカラム・ダイナミックメ
モリＩＣを使用して任意番地のアクセスを可能とすると
ともに次の番地のアクセスにおいて前の番地からみて一
定の範囲内にあれば高速なアクセスを可能にするダイナ
ミックメモリ制御回路を提供するにある。

〔発明の概要〕

本発明は、スタティックカラム・ダイナミックメモリＩ
Ｃが一定時間内でかつ特定番地内の条件では縦列のみの
指定で高速にアクセス可能であるのに着目し、ダイナミ
ックメモリＩＣにスタティックカラム・ダイナミックメ
モリＩＣを使用するとともに、その制御回路に縦列のみ
の指定で高速アクセスが可能かどうかの条件検出機能と
、検出結果に応じて横列・縦列の指定と縦列のみの指定
とによるアクセス方法を変える機能を組み込むことによ
り、任意番地のアクセスを可能にすると同時に特定番地
の場合の高速アクセスを可能にしたダイナミックメモリ
制御回路である。

〔発明の実施例〕

以下に本発明の一実施例を第１図および第２図により説
明する。

第１図は本発明によるダイナミックメモリ制御回路の一
実施例を示すブロック図である。第１図において、１は
記憶装置のスタティックカラム・ダイナミックメモリＩ
Ｃである。２は横列・縦列指定回路、３は縦列のみの指
定でアクセス可能かどうかの条件の検出回路、４は検出
回路３の検出結果信号、５はメモリ番地信号、６は指定
回路２の横列および縦列信号、７は信号６が横列かどう
かを示す信号、８はメモリ１の読み書きデータ、９はそ
の他の制御回路である。１０は記憶装置のダイナミック
メモリ制御回路である。１１は記憶装置を使用するシス
テムである。

第１図のダイナミックメモリＩＣＩとダイナミックメモ
リ制御回路１０から成る記憶装置において、ダイナミッ
クメモリＩＣＩとして読み書きする番地の指定のさい横
列の指定の後に一定時間内でかつ横列指定値が変化しな
いという条件で縦列のみの指定で複数のデータを読み書
き可能なスタティックカラム・ダイナミックメモリＩＣ
Ｉを使用する。ダイナミックメモリ制御回路１０にはス
タティックカラム・ダイナミックメモリエＣＩの特性に
合わせて、次のアクセスにおいて縦列のみの指定でアク
セス可能かどうかの条件を検出する機能の検出回路３と
、その検出回路３の検出結果信号４によって横列と縦列
の両方の指定方法または縦列のみの指定方法と２通りの
指定を行える機能の横列・縦列指定回路２を有する。な
お従来のこの部分は横列と縦列の両方の指定方法の指定
を行う回路のみである。ここで横列・縦列指定回路２の
横列および縦列信号６によるダイナミックメモリエＣ１
への横列および縦列の指定値は記憶装置１１のメモリ番
地信号５の上位および下位の番地に対応させておく。こ
のようにするとスタティックカラム・ダイナミックメモ
リＩＣＩの特性により次の横列の指定値つまりメモリ番
地信号５の上位番地が変化していなければ下位番地の範
囲内で縦列のみの指定による高速アクセスが可能である
。これにより縦列のみの指定でアクセスが可能かどうか
の条件を検出する検出回路３はメモリ番地信号５の毎回
の上位番地の値を保持しておき、その値と次回の上位番
地の値とを比べることにより次の上位番地の変化を検出
する。加えてこの縦列のみの指定による高速アクセスは
時間的制限があるため一定時間ごとに通常の横列と縦列
の両方の指定を行う機能も横列・縦列指定回路２などに
組み込む。

第２図は第１の動作例のタイムチャートである。

第２図において、■は横列の指定、■は縦列の指定、■
は読み出されたデータまたは書き込むデータである。ま
たＡ、Ｄは通常の横列と縦列の両方の指定方法によるア
クセス時の動作、Ｂ、Ｃは縦列のみの指定方法によるア
クセス時の動作を示す。

この記憶装置を使用するシステム１１からのメモリ番地
信号５により、横列・縦列指定回路２を介して横列およ
び縦列信号６の通常の横列指定■と縦列指定■の両方の
指定方法による読み書きデータ８からダイナミックメモ
リＩＣＩへの読み出しデータまたは書き込みデータ■の
読み書き動作Ａを始めに実行する。次のアクセスからは
メモリ番地信号５による縦列のみの指定でアクセス可能
かどうかの検出回路３の検出結果信号４が縦列のみのア
クセス可能の信号であれば、横列・縦列指定回路２を介
して横列および縦列信号６の縦列指定■のみの指定方法
により読み書きデータ８からダイナミックメモリＩＣ１
への読み出しデータまたは書き込みデータ■の読み書き
動作Ｂ、Ｃを実行する。その後に検出回路３の検出結果
信号４などにより必要が生じた時にのみ通常の横列指定
■と縦列指定■の両方の指定方法による読み出しデータ
または書き込みデータ■の読み書き動作りを実行する。

このように本実施例によれば、スタティックカラム・ダ
イナミックメモリＩＣの制御回路に縦列のみの指定でア
クセス可能かどうかの条件の検出機能と、その検出結果
に応じて横列と縦列の両方の指定によるアクセス方法と
縦列のみの指定によるアクセス方法を切り換えて行なえ
る指定機能を組み込むことにより、任意番地のアクセス
を可能とするとともに特定の範囲の番地のアクセスの場
　　′合の高速アクセスを可能にする。

〔発明の効果〕

以上のように本発明によれば、通常のダイナミックメモ
リＩＣとその制御回路を有する記憶装置に比べて高速に
読み書き可能であり、大規模なメモリ容量時においては
同程度の速度のスタティックメモリＩＣを使用した記憶
装置に比べて空間専有率が少なく経済性も向上し、かつ
使用にさいして特殊なソフトウェアなどを必要としない
で使用者の負担なく高速化が可能となるなどの効果があ
る。

【図面の簡単な説明】

第１図は本発明によるダイナミックメモリ制御回路の一
実施例を示すブロック図、第２図は第１図の動作例タイ
ムチャートである。 １・・・スタティックカラム・ダイナミックメモリＩＣ
１２・・・横列・縦列指定回路、３・・・縦列のみの指
定でアクセス可能かどうかの条件の検出回路、４・・・
検出結果信号、５・・・メモリ番地信号、６・・・横列
および縦列信号、７・・・横列かどうかを示す信号。 ８・・・メモリ読み書きデータ、９・・・その他の制御
回路、１０・・・ダイナミックメモリ制御回路、１１・
・・記憶装置を使用するシステム。 特　許　出　願人　　株式会社　日立メデイコ代理人　
　弁理士　　秋　本　　正　実第１図 ”８２図　　ウ間 １６込εゴーグ

Claims (1)

【特許請求の範囲】
1. １、ダイナミックメモリＩＣ素子とその制御回路より成
   る記憶装置において、前記ダイナミックメモリＩＣ素子
   が読み書きする番地の指定のさい横列の指定の後に一定
   の時間内でかつ横列の指定値が変化しないという条件で
   縦列のみの指定で複数のデータを読み書き可能なスタテ
   ィックカラム・ダイナミックＩＣ素子であり、前記制御
   回路が上記条件を検出する機能と、その検出結果に応じ
   て横列と縦列の両方の指定または縦列のみの指定の指定
   方法を変える機能を有し、前記指定によるデータの読み
   書きを高速に実行することを特徴とするダイナミックメ
   モリ制御回路。