JPS6128320Y2 - - Google Patents
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- Publication number
- JPS6128320Y2 JPS6128320Y2 JP16006681U JP16006681U JPS6128320Y2 JP S6128320 Y2 JPS6128320 Y2 JP S6128320Y2 JP 16006681 U JP16006681 U JP 16006681U JP 16006681 U JP16006681 U JP 16006681U JP S6128320 Y2 JPS6128320 Y2 JP S6128320Y2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- refresh
- address
- word line
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Description
【考案の詳細な説明】
本考案は、ダイナミツクRAM（Random
Access Memory）のリフレツシユ回路に関し、
特に該メモリのワード・ラインのアクセスによつ
てリフレツシユ可能なダイナミツクRAMに適用
しうるリフレツシユ回路の構成に関する。
Access Memory）のリフレツシユ回路に関し、
特に該メモリのワード・ラインのアクセスによつ
てリフレツシユ可能なダイナミツクRAMに適用
しうるリフレツシユ回路の構成に関する。
従来この種のメモリ装置は、該メモリ内のデー
タ・アクセス番地を規定するアドレス発生部とは
別にリフレツシユアドレス生成を目的としたリフ
レツシユ・アドレス・カウンタを備え、ダイナミ
ツクRAMの保持時間内にアドレス・カウンタを
更新し該メモリの全領域をアクセスすることでダ
イナミツクRAMのリフレツシユを行つていた。
上記リフレツシユはメモリに対するデータアクセ
ス処理の空時間を利用するか、処理中の割込みで
行われており、リフレツシユ要求が発生した際リ
フレツシユ・アドレス・カウンタとデータ・アク
セス用のアドレス発生装置との切換えによつて為
されている。従つて、リフレツシユ・アドレス・
カウンタに加えその切換回路などのハードウエア
規模が比較的大きく、特にメモリ装置をLSI（大
規模集積回路）で構成する場合、チツプ内の占有
面積を大きくするなどの欠点があつた。
タ・アクセス番地を規定するアドレス発生部とは
別にリフレツシユアドレス生成を目的としたリフ
レツシユ・アドレス・カウンタを備え、ダイナミ
ツクRAMの保持時間内にアドレス・カウンタを
更新し該メモリの全領域をアクセスすることでダ
イナミツクRAMのリフレツシユを行つていた。
上記リフレツシユはメモリに対するデータアクセ
ス処理の空時間を利用するか、処理中の割込みで
行われており、リフレツシユ要求が発生した際リ
フレツシユ・アドレス・カウンタとデータ・アク
セス用のアドレス発生装置との切換えによつて為
されている。従つて、リフレツシユ・アドレス・
カウンタに加えその切換回路などのハードウエア
規模が比較的大きく、特にメモリ装置をLSI（大
規模集積回路）で構成する場合、チツプ内の占有
面積を大きくするなどの欠点があつた。
本考案の目的は占有面積の小さいリフレツシユ
回路を提供することにある。
回路を提供することにある。
本考案では上記リフレツシユ・カウンタを用い
ずに該メモリを構成するワード線に対応したシフ
トレジスタを配しリフレツシユ要求に応じてシフ
トレジスタを順次シフトすることでワード線をア
クセスする構成することで他に切換回路、カウン
タなどの特殊な機構を付加することなく上記欠点
を解消しダイナミツクRAMのリフレツシユ回路
を比較的小さなハードウエアで構成するのに著し
い効果がある。
ずに該メモリを構成するワード線に対応したシフ
トレジスタを配しリフレツシユ要求に応じてシフ
トレジスタを順次シフトすることでワード線をア
クセスする構成することで他に切換回路、カウン
タなどの特殊な機構を付加することなく上記欠点
を解消しダイナミツクRAMのリフレツシユ回路
を比較的小さなハードウエアで構成するのに著し
い効果がある。
本考案の構成要素は、メモリ装置のリフレツシ
ユ要求を検出する検出回路と更に該メモリのワー
ド線に対応したシフトレジスタから成る。
ユ要求を検出する検出回路と更に該メモリのワー
ド線に対応したシフトレジスタから成る。
次に本考案の実施例について図面を参照して説
明する。第１図は本考案の一実施例の構成を示す
ブロツク図でダイナミツクRAM７，RAM１の各
ワード線に対応したシフトレジスタ２、リフレツ
シユ要求信号を検出し、シフトレジスタ２、アド
レス発生部などの制御を司どる検出回路３、
RAM１内のデータ・アクセス番地を規定するア
ドレス発生部４を有し、シフトレジスタ２によつ
てRAM１のワード線を指す信号１１、アドレス
発生部４から出力されるアドレス信号、RAM７
の入出力データ１３、リフレツシユ要求信号１
４、リフレツシユ用のシフトレジスタ２とアドレ
ス発生部４とを制御する制御信号１５が用いられ
る。データ処理中はアドレス発生部４が選択され
る。通常アドレス発生部は、データポインタ等の
レジスタの出力又は直接データをアドレスデコー
ダで解読してRAM１のワード線を選択するよう
になつている。RAM１はアドレス信号１２によ
つて指定された番地に対してデータ線１３にデー
タを出力したり、そこから入力されたデータを記
憶したりする。しかしリフレツシユ要求信号１４
（通常この信号はRAM１で規定されている記憶保
持時間より短かい間隔で同期的に発生する）が発
生されると検出回路３によつて検出され、その結
果制御信号１５が作成される。制御信号１５に基
いてアドレス発生部４はノンアクテイブにされ、
かわりにリフレツシユ用シフトレジスタ２がアク
テイブにされる。シフトレジスタ２の各出力は
RAM１の各ワード線に対応しており、シフトレ
ジスタの出力１１がアクテイブになつたワード線
が順次選択されリフレツシユが行なわれる。
明する。第１図は本考案の一実施例の構成を示す
ブロツク図でダイナミツクRAM７，RAM１の各
ワード線に対応したシフトレジスタ２、リフレツ
シユ要求信号を検出し、シフトレジスタ２、アド
レス発生部などの制御を司どる検出回路３、
RAM１内のデータ・アクセス番地を規定するア
ドレス発生部４を有し、シフトレジスタ２によつ
てRAM１のワード線を指す信号１１、アドレス
発生部４から出力されるアドレス信号、RAM７
の入出力データ１３、リフレツシユ要求信号１
４、リフレツシユ用のシフトレジスタ２とアドレ
ス発生部４とを制御する制御信号１５が用いられ
る。データ処理中はアドレス発生部４が選択され
る。通常アドレス発生部は、データポインタ等の
レジスタの出力又は直接データをアドレスデコー
ダで解読してRAM１のワード線を選択するよう
になつている。RAM１はアドレス信号１２によ
つて指定された番地に対してデータ線１３にデー
タを出力したり、そこから入力されたデータを記
憶したりする。しかしリフレツシユ要求信号１４
（通常この信号はRAM１で規定されている記憶保
持時間より短かい間隔で同期的に発生する）が発
生されると検出回路３によつて検出され、その結
果制御信号１５が作成される。制御信号１５に基
いてアドレス発生部４はノンアクテイブにされ、
かわりにリフレツシユ用シフトレジスタ２がアク
テイブにされる。シフトレジスタ２の各出力は
RAM１の各ワード線に対応しており、シフトレ
ジスタの出力１１がアクテイブになつたワード線
が順次選択されリフレツシユが行なわれる。
次にシフトレジスタ２の具体的な構成を第２図
をもちいて説明する。本考案ではＰ基板に形成し
たＮチヤネルMOS集積回路が使用されている。
シフトレジスタは第３図タイミングチヤートのよ
うに動作する。第２，３図より明らかなようにク
リア（CLR）信号によつてシフトレジスタの初
段の出力Woが“１”他は“０”にイニシヤライ
ズされその後RF（リフレツシユ）要求信号の各
パルスの立下りで上位に順次シフトされる。Wo
〜Ｗo+1はRAM１のワード線と対応しているので
“１”に対応するワードが選択されリフレツシユ
される。シフトレジスタの各段はNORゲートと
インバータとの帰還回路によつてスタテイツクに
保持する機能を有している。従つて、RF信号は
等間隔でなくとも、任意のタイミング（保持時間
内での）で発生することができる。
をもちいて説明する。本考案ではＰ基板に形成し
たＮチヤネルMOS集積回路が使用されている。
シフトレジスタは第３図タイミングチヤートのよ
うに動作する。第２，３図より明らかなようにク
リア（CLR）信号によつてシフトレジスタの初
段の出力Woが“１”他は“０”にイニシヤライ
ズされその後RF（リフレツシユ）要求信号の各
パルスの立下りで上位に順次シフトされる。Wo
〜Ｗo+1はRAM１のワード線と対応しているので
“１”に対応するワードが選択されリフレツシユ
される。シフトレジスタの各段はNORゲートと
インバータとの帰還回路によつてスタテイツクに
保持する機能を有している。従つて、RF信号は
等間隔でなくとも、任意のタイミング（保持時間
内での）で発生することができる。
本考案は以上説明したようにダイナミツク
RAMのワード線に対応したシフトレジスタとリ
フレツシユ要求信号の検出回路を使つて簡単にリ
フレツシユができる。従つて、カウンタ、これに
伴うアドレス発生部およびリフレツシユカウンタ
の切換回路などの機構を要さずハードウエアを削
減するのに効果があり、特にLSI（大規模集積回
路）に適用された場合効果が著しい。
RAMのワード線に対応したシフトレジスタとリ
フレツシユ要求信号の検出回路を使つて簡単にリ
フレツシユができる。従つて、カウンタ、これに
伴うアドレス発生部およびリフレツシユカウンタ
の切換回路などの機構を要さずハードウエアを削
減するのに効果があり、特にLSI（大規模集積回
路）に適用された場合効果が著しい。
第１図は本考案の一実施例を示すブロツク図、
第２図はシフトレジスタ部を構成した具体例を示
す回路図でＰ基盤ＮチヤネルMOS集積回路正論
理で記述されている。第３図は第２図の入力信号
を示すタイムチヤートである。 １……ダイナミツクRAM、２……シフトレジ
スタ、３……リフレツシユ信号検出回路、４……
アドレス発生部、１１……RAMのワード線に対
応したシフトカウンタの出力、１２……RAMの
アドレス、１３……RAMの入出力データ、１４
……リフレツシユ要求信号、１５……制御信号。
第２図はシフトレジスタ部を構成した具体例を示
す回路図でＰ基盤ＮチヤネルMOS集積回路正論
理で記述されている。第３図は第２図の入力信号
を示すタイムチヤートである。 １……ダイナミツクRAM、２……シフトレジ
スタ、３……リフレツシユ信号検出回路、４……
アドレス発生部、１１……RAMのワード線に対
応したシフトカウンタの出力、１２……RAMの
アドレス、１３……RAMの入出力データ、１４
……リフレツシユ要求信号、１５……制御信号。
Claims (1)
- ダイナミツクメモリの各ワード線に対応した出
力をもつシフトレジスタと、該シフトレジスタの
出力をリフレツシユ要求信号によつて順次変更す
る手段と、前記シフトレジスタの出力によつて選
択されたワード線に接続されているメモリセルを
リフレツシユする手段とを有し、前記シフトレジ
スタは前記リフレツシユ要求信号によつて順次シ
フトされる出力を前記ダイナミツクメモリの記憶
保持時間分保持するスタテイツク保持回路を含む
ことを特徴としたリフレツシユ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16006681U JPS5865700U (ja) | 1981-10-27 | 1981-10-27 | リフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16006681U JPS5865700U (ja) | 1981-10-27 | 1981-10-27 | リフレツシユ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5865700U JPS5865700U (ja) | 1983-05-04 |
| JPS6128320Y2 true JPS6128320Y2 (ja) | 1986-08-22 |
Family
ID=29952496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16006681U Granted JPS5865700U (ja) | 1981-10-27 | 1981-10-27 | リフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5865700U (ja) |
-
1981
- 1981-10-27 JP JP16006681U patent/JPS5865700U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5865700U (ja) | 1983-05-04 |
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