JPH03125395A

JPH03125395A - 擬似スタティックｒａｍのリフレッシュ回路

Info

Publication number: JPH03125395A
Application number: JP1264210A
Authority: JP
Inventors: Yasuhiro Ono; 恭裕小野
Original assignee: Kokusai Electric Corp
Current assignee: Kokusai Electric Corp
Priority date: 1989-10-09
Filing date: 1989-10-09
Publication date: 1991-05-28
Anticipated expiration: 2010-10-09
Also published as: JPH0792999B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕リード・ライトメモリとしてのＲＡＭにはダイナミック
ＲＡＭ　、スタティックＲＡＭ　、擬似スタティックＲ
ＡＭの３種類あるが、ダイナミックＲＡＭと擬似スタテ
ィックＲＡＭはメモリの内容を保持するために、一定時
間内にリフレッシュと呼ばれるメモリ１ビツトごとの充
電を行う必要がある。

本発明はそのリフレッシュに係り、擬似スタティックＲ
ＡＭを使用した時の簡単なリフレッシュ回路に関する。

〔従来技術〕

一般にどのようなＲＡＭでもデータを保持するためのメ
モリアレイ（Ｍｅｍｏｒｙ　Ａｒｒａｙ）またはメモリ
マトリックス（Ｍｅｍｏｒｙ　Ｍａｔｒｉｘ）を持ち、
そのアレイに対し、列方向のカラム（Ｃｏｌｕｍｎ）制
御ラインと行方向のロウ（ＲＯＷ）制御ラインを持って
いる。

擬似スタティックＲＡＭはダイナミックＲＡＭと同じ構
造のメモリセルを用いているので一定時間ごとにリフレ
ッシュと呼ばれるメモリセルのコンデンサの充電を行わ
なければならない。これを行わないとメモリセルの状態
は保持できない。

そして擬似スタティックＲＡＭは第４図示のように、ダ
イナミックＲＡＭと同じメモリアレイ（ＭｅｍｏｒｙＡ
ｒｒａｙ）　ｒ　　ロウデコーダ（Ｒｏｗ　Ｄｅｃｏｄ
ｅｒ）、　　ロウアドレスマルチプレクサ（Ｒｏｗ　Ａ
ｄｄｒｅｓｓ　Ｍｕｌｔｉｐｌｅｘ）。

カラムデコーダ（Ｃｏｌｕａ＋ｎ　Ｄｅｃｏｄｅｒ）、
コントロールロジック（Ｃｏｎｔｒｏｌ　Ｌｏｇｉｃ）
の他にロウアドレス（Ｒ〇−Ａｄｄｒｅｓｓ）のアドレ
スを順に発生するリフレッシュアドレスカウンタ（Ｒｅ
ｆｒｅｓｈ　Ａｄｄｒｅｓｓ　Ｃｏｕｎｔｅｒ）　　と
、そのタイミングを作るリフレッシュタイマ（Ｒｅｆｒ
ｅｓｈ　Ｔｉｍｅｒ）が追加されて擬似スタティックＲ
ＡＭが構成される。面はチップイネーブル、　ＯＥはア
ウトイネーブル、■はライトイネーブルを示す。

擬似スタティックＲＡＭは本来ダイナミックＲＡＭが外
付は回路として持つリフレッシュ回路等をパッケージ内
に持つＲＡＭと考えてよく、その回路によりリフレッシ
ュ方式を最初から持っているＲＡＭである。

擬似スタティックＲＡＭのリフレッシュ方式は以下の３
方式がある。

（１）アドレスリフレッシュ、（２）オートリフレッシ
ュ、（３）セルフリフレッシュ　の３方式である。

この擬似スタティックＲＡＭを使用するにあたり、ＲＡ
Ｍ　リフレッシュ用のリフレッシュアドレスを一定間隔
で自動発生する中央処理装置を使用すると、（１）　　
アドレスリフレッシュ方式では第５図示の回路になる。

擬似スタティックＲＡＭのアドレスへ〇〜ＡＩ４端子と
人、出力端子Ｉ１０゜〜Ｉ１０．にはそれぞれアドレス
バスとデータバスが接続され、アウトイネーブル端子匝
及びライトイネーブル端子■にはそれぞれリードストロ
ーブ端子■及びライトストローブ端子−Ｒが接続されて
いる。

チップイネーブル端子面には中央処理装置よりのチップ
セレクト信号Ｃ８及びリフレッシュアドレス送出フラグ
信号断を入力とする２入力画ゲートＧｏの出力端子が接
続されている。

この方式では外付は回路がほとんど無いシンプルな回路
構成になる。

当該アドレスリフレッシュ方式はＡｍｓ以内にＯ〜２５
５のロウ・アドレス（八〇〜Ａ？）を順番に入力（リー
ドまたはライト動作を行うこと）することによりリフレ
ッシュを行う方式である。

第８図はこの第５図の動作タイムチャートを示す。

Ｍｅｔはマシンクロックで、ＭＣｉ＋１番目との間にリ
フレッシュサイクルが入り、リフレッシュアドレスが出
ている。このアドレスがある一定周期で自動的にくり上
がりながら発生していき、擬似スタティックＲＡＭのリ
フレッシュが成り立つ。

（２）　　オートリフレッシュ方式ではリフレッシュア
ドレスを自動発生する中央処理装置である必要がなく、
第６図に示す回路になる。

この方式はＲ２Ｈを併用し、ＲＴＪＭのプログラムを実
行することで、そのＲ′５Ｍの内容を読むフェッチサイ
クルごとに擬似スタティックＲＡ？Ｉのチップイネーブ
ルαがＨレベルで、アウトイネーブル面の立ち下がり・
立ち上がりの状態が存在し、オートリフレッシュが実現
できる。

これは外付は回路が無い最もシンプルな回路であるが、
ＲＯＭとの併用がなければ第７図と同じような回路にな
る。

当該オートリフレッシュ方式はチップイネーブル而がハ
イレベルの状態で、アウトイネーブル面を一定時間内に
立ち下げ・立ち上げを行うことにより、その１回の動作
ごとに内部回路により自動的に１アドレスずつ順番にく
り上がりながらそのアドレスがリフレッシュされていく
ことにより、０〜２５５のロウアドレス（Ａ、〜Ａｙ）
全てのリフレッシュを行うことができる。

（３）　　セルフリフレッシュ方式もリフレッシュアド
レスを自動発生する中央処理装置である必要がなく、第
７図に示す回路になる。

セルフリフレッシュ方式とはチップイネーブル而がＨレ
ベルの状態でアウトイネーブル面を１０μｓ以上Ｌレベ
ルにしておくことにより、内部リフレッシュタイマＲＦ
Ｔを始動させ一定の周期で内部リフレッシュを行う方式
である。

基本動作はリフレッシュの時間だけ中央処理装置を止め
るウェイト信号とチップセレクト信号洒を２入力とする
リフレッシュタイマＲＥＴが支配的に動作する回路で、
その時間は、リフレッシュタイミング発生器ＲＴＨによ
り、チップイネーブル■がＨレベルで、アウトイネーブ
ル面を１０μｓ以上Ｌレベルにするタイミングを発生さ
せる。ただし、この回路は比較的複雑な回路構成になる
。

〔発明が解決しようとする課題〕

上記、第５図示のアドレスリフレッシュ方式にあっては
、回路構成が簡単ではあるが、作ったプログラムをデバ
ッグするとき使用するインサーキットエミュレータ（Ｉ
ＣＥ）を使用すると、中央処理装置を完全に停止させる
ことができる。

中央処理装置が完全に止まるとリフレッシュアドレスを
自動発生する中央処理装置ではそのアドレスが停止して
しまうために擬似スタティックＲＡＭの内容を保持でき
なくなるという課題がある。

第６図示のオートリフレッシュ方式にあっては、外付は
回路が無い回路構成であるが、第５図示のアドレスリフ
レッシュ方式と同様にインサーキットエミュレータ（Ｉ
ＣＥ）を使用すると中央処理装置が停止可能となり、中
央処理装置が停止すると、ＲＯＭのフェッチがなくなり
、チップイネーブル面がＨレベルで、アウトイネーブル
面の立ち下がり・立ち上がりがなくなり、やはり擬似ス
タティックＲＡＭの内容を保持できなくなるという課題
がある。

また第７図示のセルフリフレッシュ方式にあっては、以
上のような課題は無いものの回路が複雑になるという課
題がある。

〔課題を解決するための手段〕

本発明回路は上記の課題を解決するため、第１図示のよ
うに２入力作ゲートＧｏと、２入力マルチプレクサＭＰ
Ｘと、リフレッシュアドレス出力内蔵の中央処理装置と
、常時クロック信号を送出するクロック発生器とよりな
り、上記ＯＲゲー）Ｇｏの２入力端子にそれぞれ中央処
理装置からのチップセレクト信号端子面）リフレッシュ
アドレス出カフラグ信号端子酊を接続し、圃ゲー）Ｇ６
の出力端子に擬似スタティックＲＡＭのチップイネーブ
ル端子■とマルチプレクサＭＰＸの２入力切替器端子Ｓ
を接続せしめ、マルチプレクサＭＰＸの一方の入力端子
Ａに中央処理装置からのリードストローブ端子■とライ
トストローブ端子層を、他方の入力端子Ｂにクロック発
生器よりのクロック信号端子ＣＬＫとＨレベルの信号端
子ＨＬを接続し、マルチプレクサＭＰＸの出力端子Ｙを
擬似スタティックＲＡＭのアウトイネーブル端子０１ラ
イトイネーブル端子肩に接続せしめてなる構成としたも
のである。

〔作　用〕

通常のメモリのリード、ライトとリフレッシュアドレス
発生時は、端子層のチップセレクト信号ｍがＬレベル、
端子■のリフレッシュアドレス出力フラグ信号４１がＨ
レベルとなり、作ゲートＧ０の出力がＬレベルとなるた
め、擬似スタティックＲＡＭの端子面のチップイネーブ
ル面及びマルチプレクサＭＰＸの端子Ｓの２入力切替器
信号ＳがＬレベルとなり、このＬレベルの切替器信号Ｓ
により、一方の入力端子Ａ側に切替えられることになり
、動作が可能である。

即ち、端子■のり一ドストローブ■のしレベルがマルチ
プレクサＭＰＸの一方の入力端子Ａに入力され、出力端
子Ｙより擬似スタティックＲＡＭの端子面にアウトイネ
ーブル面が入力されてリード動作が行われる。次いで端
子層のライトストローブ作がマルチプレクサ肝χの一方
の入力端子Ａに入力され、出力端子Ｙより擬似スタティ
ックＲＡＭの端子層にライトイネーブル作が入力されて
ライト動作が行われる。

中央処理装置の停止時のリフレッシュアドレス停止時で
は、必ず、端子山、刊のチップセレクト信号誌及びリフ
レッシュアドレス出カフラグ信号且が共にＨレベルとな
り、■ゲートＧｏの出力がＨレベルとなるため、マルチ
プレクサＭＰＸの２入力切替器信号ＳがＨレベルとなり
、このＨレベルの切替器信号Ｓにより他方の入力端子Ｂ
側に切替えられることになる。

入力端子Ｂ側に切り替わることで、端子ＣＬＫの常時出
力されているクロック信号ＣＬＫ及び端子肛のＨレベル
信号がマルチプレクサＭＰＸの他方の入力端子Ｂに入力
され、出力端子Ｙより擬似スタティックＲＡＭの端子ｎ
にアウトイネーブルＭが入力され、当該アウトイネーブ
ル■を立ち下げたり、立ち上げたりする動作信号をクロ
ック信号から受は取ることでオートリフレッシュが実行
され、これによってＲＡＭの内容が保持されることにな
る。

〔実施例〕

以下図面に基づいて本発明の詳細な説明する。

第１図は本発明回路の一実施例の構成を示す接続図であ
る。本発明・は中央処理装置としてリフレッシュ用のリ
フレッシュアドレスを自動発生する中央処理装置を使用
することを前提とする。

まず、その構成を説明する。

擬似スタティックＲＡＭのアドレス入力端子へ〇〜ＡＩ
４にアドレスバスが接続され、入力／出力端子１１０６
〜Ｉ１０．にはデータバスが接続されている。２入力面
ゲー）ＣＯの２入力端子にはそれぞれ中央処理装置から
のチップセレクト信号端子困とリフレッシュアドレス出
力フラグ信号端子■が接続され、その出力端子は擬似ス
タティックＲＡＭのチップイネーブル端子面とマルチプ
レクサＭＰχの２入力切替器端子Ｓに接続されている。

マルチプレクサＭＰＸの一方の入力端子Ａには中央処理
装置からのリードストローブ端子■とライトストローブ
端子層が接続され、他方の入力端子Ｂにはクロック発生
器よりのクロック信号端子ＣＬＫとＨレベルの信号端子
ＨＬが接続されている。

マルチプレクサＭＰＸの出力端子Ｙには擬似スタティッ
クＲＡＭのアウトイネーブル端子ＯＥとライトイネーブ
ル端子層が接続されている。

次にその作用を説明する。

通常プログラム動作では、（１）のアドレスリフレッシ
ュ方式で動作し、プログラムデパックのインサーキット
エミエレータ（ＩＣＥ）の使用での中央処理装置停止時
の擬似スタティックＲＡＭの内容保持は（２）のオート
リフレッシュ方式で動作することを基本動作とする。

以下詳細に説明すると、通常のメモリのリード。

ライトとリフレッシュアドレス発生時は、端子面のチッ
プセレクト信号面がＬレベル、端子■のリフレッシュア
ドレス出カフラグ信号刊がＨレベルとなり　（第２図参
照）、■ゲートＧｏの出力がＬレベルとなるため、擬似
スタティックＲＡＭの端子αのチップイネーブル■及び
マルチプレクサＭＰＸの端子Ｓの２入力切替器信号Ｓが
Ｌレベルとなり（第２図参照）、このＬレベルの切替器
信号Ｓにより、一方の入力端子Ａ側に切替えられること
になり、動作が可能である。

即ち、端子面のリードストローブ■のしレベル（第２図
参照）がマルチプレクサＭＰＸの一方の入力端子Ａに入
力され、出力端子Ｙより擬似スタティックＲＡＭの端子
面にアウトイネーブル画（第２図参照）が入力されてリ
ード動作が行われる。次いで端子層のライトストローブ
作（第２図参照）がマルチプレクサＭＰＸの一方の入力
端子Ａに入力され、出力端子Ｙより擬似スタティックＲ
ＡＭの端子■にライトイネーブル■が入力されてライト
動作が行われる。

なお、第２図は本発明におけるリード、ライト動作のタ
イムチャートを示し、■はり一ド動作のタイミングを、
　ＷＲはライト動作のタイミングを。

丑はリフレッシュのタイミングを示しており、ＣＥ／Ｓ
がＨレベルの時は常にクロック信号ＣＬＫ　（システム
クロックと同じ）が端子面に入力されている。

中央処理装置の停止時のリフレッシュアドレス停止時で
は、必ず、端子ＣＳ、　ＲＥＦのチップセレクト信号面
及びリフレッシュアドレス出力フラグ信号■が共にＨレ
ベルとなり　（第３図参照）、面ゲートＧＯの出力がＨ
レベルとなるため、マルチプレクサ肝χの２入力切替器
信号ＳがＨレベルとなり　（第３図参照）、このＨレベ
ルの切替器信号Ｓにより他方の入力端子Ｂ側に切替えら
れることになる。

入力端子Ｂ側に切り替わることで、端子ＣＬＫの常時出
力されているクロック信号ＣＬＫ及び端子ＨＬのＨレベ
ル信号がマルチプレクサＭＰχの他方の入力端子Ｂに入
力され、出力端子Ｙより擬似スタティックＲＡＭの端子
面にアウトイネーブルＯＥ　（第３図参照）が入力され
、当該アウトイネーブル■を立ち下げたり、立ち上げた
りする動作信号をクロック信号から受は取ることでオー
トリフレッシュが実行され、これによってＲＡＭの内容
が保持されることになる。

なお、第３図は本発明におけるオートリフレッシュ動作
のタイミングチャートを示し、この場合、中央処理装置
が停止しているため、リードストローブ■、ライトスト
ローブ作、ライトイネーブル■が共にＨレベルになり、
２入力切替器信号Ｓが常にＨレベルとなっていて、マル
チプレクサＭＰＸの他方の入力端子Ｂ側に切り替わって
いるので、アウトイネーブル端子面にはクロック信号Ｃ
ＬＫが入力され、オートリフレッシュが実行されるもの
である。

〔発明の効果〕

上述の説明より理解されるように本発明によれば２入力
作ゲートＧｏと、２入力マルチブレクサＭＰＸと、リフ
レッシュアドレス出力内蔵の中央処理装置と、常時クロ
ック信号を送出するクロック発生器となり、上記ＯＲゲ
ー）Ｇ０の２入力端子にそれぞれ中央処理装置からのチ
ップセレクト信号端子面とリフレッシュアドレス出カフ
ラグ信号端子百を接続し、ＯＲゲートＧ６の出力端子に
擬似スタティックＲＡＭのチップイネーブル端子面とマ
ルチプレクサＭＰＸの２入力切替器端子Ｓを接続せしめ
、マルチプレクサＭＰＸの一方の入力端子Ａに中央処理
装置からのリードストローブ端子面とライトストローブ
端子面を、他方の入力端子Ｂにクロック発生器よりのク
ロック信号端子ＣＬＫとＨレベルの信号端子札を接続し
、マルチプレクサＭＰＸの出力端子Ｙを擬似スタティッ
クＲＡＭのアウトイネーブル端子面とライトイネーブル
端子■に接続せしめて・なるので、擬（以スタティック
ＲＡＭのリフレッシュ回路の構成と価格をスタティック
ＲＡＭのリフレッシュ回路より簡単に、半額程度にでき
る。従って本発明の簡単なリフレッシュ回路を使用する
ことによりスタティックＲＡＭの感覚で擬似スタティッ
クＲＡＭの回路設計ができるばかりでなく、スタティッ
クＲＡＭの原価の半額でメモリを使用できる。

【図面の簡単な説明】第１図は本発明回路の一実施例の構成を示す接続図、第
２図は本発明におけるリード、ライト動作のタイムチャ
ートを示す図、第３図は本発明におけるオートリフレッ
シュ動作のタイミングチャートを示す図、第４図は従来
の擬似スタティックＲＡＭの構成の一例を示すブロック
図、第５図は従来のアドレスリフレッシュ方式による回
路例の説明図、第６図は従来のオートリフレッシュ方式
による回路例の説明図、第７図は従来のセルリフレッシ
ュ方式による回路例の説明図、第８図は第５図の動作タ
イムチャートである。Ｇｏ・・・・・・２入力ＯＲゲート、ＭＰＸ・・・・・
・２入力マルチブレクサ、ＣＬＫ・・・・・・クロック
信号端子、玉・・・・・・チップセレクト信号端子、Ｒ
ＥＦ・・・・・・リフレッシュアドレス出力フラグ信号
端子、α・・・・・・チップイネーブル端子、Ｓ・・・
・・・２入力切替器端子、Ａ・・・・・・一方の入力端
子、■・・・・・・リードストローブ端子、籠・・・・
・・ライトストローブ端子、Ｂ・・・・・・他方の入力
端子、ＨＬ・・・・・・ＨレベルのｔＵ端子、Ｙ・・・
・・・出力端子、匝・・・・・・アウトイネーブル端子
、■・・・・・・ライトイネーブル端子。

Claims

【特許請求の範囲】

　２入力■ゲートＧ＿０と、２入力マルチプレクサＭＰ
Ｘと、リフレッシュアドレス出力内蔵の中央処理装置と
、常時クロック信号を送出するクロック発生器とよりな
り、上記■ゲートＧ＿０の２入力端子にそれぞれ中央処
理装置からのチップセレクト信号端子■とリフレッシュ
アドレス出力フラグ信号端子■を接続し、■ゲートＧ＿
０の出力端子に擬似スタティックＲＡＭのチップイネー
ブル端子■とマルチプレクサＭＰＸの２入力切替器端子
Ｓを接続せしめ、マルチプレクサＭＰＸの一方の入力端
子Ａに中央処理装置からのリードストローブ端子■とラ
イトストローブ端子■を、他方の入力端子Ｂにクロック
発生器よりのクロック信号端子ＣＬＫとＨレベルの信号
端子ＨＬを接続し、マルチプレクサＭＰＸの出力端子Ｙ
を擬似スタティックＲＡＭのアウトイネーブル端子■と
ライトイネーブル端子■に接続せしめてなる擬似スタテ
ィックＲＡＭのリフレッシュ回路。