JPH09213071A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セルフリフレッシュモードを有するシンクロ
ナスＤＲＡＭ等の使い勝手を向上させるとともに、その
セルフリフレッシュモード解除後の回復時間を短縮し、
シンクロナスＤＲＡＭを含む画像システム等の高速性を
高める。 【解決手段】 セルフリフレッシュモードを有しそのた
めのセルフリフレッシュコントローラを備えるシンクロ
ナスＤＲＡＭ等において、セルフリフレッシュコントロ
ーラＳＲＦＣがリフレッシュ動作を実行中であり又は所
定時間内に開始するであろうことを示すフラグの出力端
子ＦＳＲ０及びＦＳＲ１をバンクＢＮＫ０及びＢＮＫ１
に対応して設け、あるいは例えばセルフリフレッシュイ
グジットコマンドを含む所定のコマンドが入力されたの
を受けてリフレッシュ周期を計時するセルフリフレッシ
ュコントローラＳＲＦＣのタイマカウンタの所定ビット
の計数値を出力する機能をシンクロナスＤＲＡＭ等に持
たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、セルフリフレッシュモードを有するシン
クロナスＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）ならびにその使い勝手の向上に利用して特に有効
な技術に関する。

【０００２】

【従来の技術】所定のクロック信号に従って同期動作し
一対のバンクを有するいわゆるシンクロナスＤＲＡＭが
ある。シンクロナスＤＲＡＭの中には、例えばそれがス
タンバイ状態にあるときメモリセルの情報保持特性に見
合った所定の周期で各バンクのメモリアレイの全ワード
線に関するリフレッシュ動作を自律的に実行しうるセル
フリフレッシュモードを有し、このセルフリフレッシュ
モードを管理・制御するためのセルフリフレッシュコン
トローラを備えるものが多い。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立ってセルフリフレッシュモードを有するシン
クロナスＤＲＡＭを開発し、その改版に際して次のよう
な問題点に直面した。すなわち、先に本願発明者等が開
発したシンクロナスＤＲＡＭは、図１０に例示されるよ
うに、ＳＲＦ（セルフリフレッシュ）エントリーコマン
ドが入力されることでセルフリフレッシュモードに入
り、ＳＲＦイグジットコマンドが入力されることでセル
フリフレッシュモードから解放される。このセルフリフ
レッシュモードにおいて、シンクロナスＤＲＡＭでは、
内部制御信号ＳＲＦがハイレベルとされ、内蔵するリフ
レッシュタイマ回路が起動される。これにより、リフレ
ッシュ動作の起動信号となる内部信号ＲＦＳが、例えば
１００ｎｓ（ナノ秒）の間隔で繰り返しハイレベルとさ
れるとともに、例えば４，０９６本のワード線Ｗ０〜Ｗ
ｍを順次指定するためのロウアドレスがリフレッシュカ
ウンタによって生成される。全ワード線Ｗ０〜Ｗｍに関
する一連のリフレッシュ動作は、時間ｔ１つまり約０．
４０９６ｍｓ（ミリ秒）をかけて行われ、メモリセルの
情報保持時間つまり例えば６４ｍｓ以内の周期ｔ２をも
って繰り返される。

【０００４】一方、シンクロナスＤＲＡＭに対してＳＲ
Ｆイグジットコマンドを発するアクセス装置は、セルフ
リフレッシュコントローラに含まれるリフレッシュタイ
マ回路及びタイマカウンタ等の動作状態を認識すること
ができず、これらの回路の動作とは全く非同期にＳＲＦ
イグジットコマンドを発する。したがって、シンクロナ
スＤＲＡＭの仕様書には、セルフリフレッシュモードの
完全終結を保証するため、ＳＲＦイグジットコマンドを
入力してから次のコマンドを入力するまでの間に所定の
リフレッシュアクティブ遅延時間ｔＲＣをおくことが規
定されるとともに、ＳＲＦイグジットコマンドがリフレ
ッシュ動作実行中又は開始直前に入力された場合に備
え、ＳＲＦイグジットコマンド入力後はただちにすべて
のワード線Ｗ０〜Ｗｍに関するオートリフレッシュ動作
を実行することが義務付けられる。このことは、特に複
数のシンクロナスＤＲＡＭを交互にスタンバイ状態とし
ながら用いる画像システム等において、シンクロナスＤ
ＲＡＭの使い勝手を低下させるとともに、スタンバイ状
態を解除してから通常のＲ／Ｗ（リードライト）コマン
ド等を入力できるまでの言わば回復時間をいたずらに長
くし、シンクロナスＤＲＡＭを含む画像システム等の高
速性を妨げる原因となっている。

【０００５】この発明の目的は、セルフリフレッシュモ
ードを有するシンクロナスＤＲＡＭ等の使い勝手を向上
させることにある。この発明の他の目的は、シンクロナ
スＤＲＡＭ等のセルフリフレッシュモード解除時におけ
る回復時間を短縮し、シンクロナスＤＲＡＭを含む画像
システム等の高速性を高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有しそのためのセルフリフレッシュコントローラを備え
るシンクロナスＤＲＡＭ等において、セルフリフレッシ
ュコントローラがリフレッシュ動作を実行中であり又は
所定時間内に開始するであろうことを示すフラグの出力
端子を各バンクに対応して設け、あるいは例えばセルフ
リフレッシュイグジットコマンドを含む所定のコマンド
が入力されたのを受けてリフレッシュ周期を計時するタ
イマカウンタの所定ビットの計数値を出力する機能をシ
ンクロナスＤＲＡＭ等に持たせる。

【０００８】上記手段によれば、セルフリフレッシュ解
除時、外部のアクセス装置から、実行中のリフレッシュ
動作の対象となっているバンクを識別し、又は所定時間
内にセルフリフレッシュコントローラによるリフレッシ
ュ動作が開始されないことを識別し、あるいは次にリフ
レッシュ動作が開始されるまでの時間を識別することが
できるため、セルフリフレッシュ解除後のシンクロナス
ＤＲＡＭ等を効率良くアクセスすることができる。この
結果、シンクロナスＤＲＡＭ等の使い勝手を向上させる
ことができるとともに、シンクロナスＤＲＡＭ等のセル
フリフレッシュモード解除後における平均的な回復時間
を短縮し、シンクロナスＤＲＡＭを含む画像システム等
の高速性を高めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体記憶装置）の第１の実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のシンクロナスＤＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは一対のバンクＢＮＫ０及びＢＮＫ１を備え、
これらのバンクのそれぞれは、そのレイアウト面積の大
半を占めて配置されるメモリアレイＭＡＲＹと、直接周
辺回路たるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤと、ライトアンプ及
びリードアンプをそれぞれ含むメインアンプＭＡとを備
える。

【００１１】バンクＢＮＫ０及びＢＮＫ１を構成するメ
モリアレイＭＡＲＹは、特に制限されないが、図の垂直
方向に平行して配置される（ｍ＋１）／２つまり実質
２，０４８本のワード線と、水平方向に平行して配置さ
れる実質４，０９６組の相補ビット線とをそれぞれ含
む。これらのワード線及び相補ビット線の交点には、情
報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからな
る実質２，０４８×４，０９６個つまり８，３８８，６
０８個のダイナミック型メモリセルが格子状に配置され
る。これにより、バンクＢＮＫ０及びＢＮＫ１を含む全
体として見た場合、シンクロナスＤＲＡＭは、ｍ＋１つ
まり実質４，０９６本のワード線Ｗ０〜Ｗｍを有するも
のとされる。また、メモリアレイＭＡＲＹのそれぞれ
は、いわゆる８メガビットの記憶容量を有するものとさ
れ、シンクロナスＤＲＡＭは、２×８メガつまり１６メ
ガビットの記憶容量を有するものとされる。

【００１２】バンクＢＮＫ０及びＢＮＫ１のメモリアレ
イＭＡＲＹを構成するワード線は、対応するロウアドレ
スデコーダＲＤに結合され、それぞれ択一的に選択状態
とされる。これらのロウアドレスデコーダＲＤには、ロ
ウアドレスバッファＲＢから最上位ビットを除く１１ビ
ットの内部アドレス信号Ｘ０〜Ｘ１０が共通に供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＲＧが共通に供給される。また、ロウアドレスバッファ
ＲＢには、アドレス入力端子Ａ０〜Ａ１１を介してＸア
ドレス信号ＡＸ０〜ＡＸ１１が時分割的に供給されると
ともに、後述するセルフリフレッシュコントローラＳＲ
ＦＣからリフレッシュアドレス信号ＲＸ０〜ＲＸ１１が
供給され、タイミング発生回路ＴＧから内部制御信号Ｒ
Ｌ及びＳＲＦが供給される。一方、セルフリフレッシュ
コントローラＳＲＦＣには、タイミング発生回路ＴＧか
ら内部制御信号ＳＲＦ及びＲＦＣが供給される。また、
このセルフリフレッシュコントローラＳＲＦＣにより形
成されるリフレッシュアドレス信号ＲＸ０〜ＲＸ１１及
び内部信号ＲＦＳは、それぞれロウアドレスバッファＲ
Ｂ及びタイミング発生回路ＴＧに供給され、セルフリフ
レッシュコントローラＳＲＦＣがバンクＢＮＫ０又はＢ
ＮＫ１に対するリフレッシュ動作を実行中であり又は所
定時間内に開始するであろうことを示すフラグつまりセ
ルフリフレッシュフラグＦＳＲ０及びＦＳＲ１は、対応
する専用の外部端子ＦＳＲ０又はＦＳＲ１を介してシン
クロナスＤＲＡＭの外部にそれぞれ出力される。

【００１３】ここで、内部制御信号ＳＲＦは、シンクロ
ナスＤＲＡＭがセルフリフレッシュモードとされると
き、選択的にハイレベルとされる。また、内部信号ＲＦ
Ｓは、後述するように、セルフリフレッシュコントロー
ラＳＲＦＣにより所定の周期で繰り返しハイレベルとさ
れるリフレッシュ起動信号であり、内部制御信号ＲＦＣ
は、タイミング発生回路ＴＧがセルフリフレッシュコン
トローラＳＲＦＣに対して１ワード線分のリフレッシュ
動作が終了したことを示すリフレッシュ終了信号であ
る。さらに、セルフリフレッシュフラグＦＳＲ０は、バ
ンクＢＮＫ０のメモリアレイＭＡＲＹを構成する実質
２，０４８本のワード線に関する一連のリフレッシュ動
作が行われる間ハイレベルとされ、セルフリフレッシュ
フラグＦＳＲ１は、バンクＢＮＫ１のメモリアレイＭＡ
ＲＹを構成する同数のワード線に関する一連のリフレッ
シュ動作が行われる間ハイレベルとされる。

【００１４】セルフリフレッシュコントローラＳＲＦＣ
は、シンクロナスＤＲＡＭがセルフリフレッシュモード
とされるとき、内部制御信号ＳＲＦのハイレベルを受け
て選択的に動作状態とされる。この動作状態において、
セルフリフレッシュコントローラＳＲＦＣは、リフレッ
シュ起動信号ＲＦＳを例えば１００ｎｓの周期で繰り返
しハイレベルとするとともに、タイミング発生回路ＴＧ
から供給される内部制御信号ＲＦＣのハイレベルを受け
て内蔵するリフレッシュカウンタを歩進させ、リフレッ
シュアドレス信号ＲＸ０〜ＲＸ１１を順次更新する。ま
た、バンクＢＮＫ０のメモリアレイＭＡＲＹを構成する
実質２，０４８本のワード線に対するリフレッシュ動作
を実行する間、セルフリフレッシュフラグＦＳＲ０を選
択的にハイレベルとし、バンクＢＮＫ１のメモリアレイ
ＭＡＲＹを構成する同数のワード線に対するリフレッシ
ュ動作を実行する間、セルフリフレッシュフラグＦＳＲ
１を選択的にハイレベルとする。なお、セルフリフレッ
シュコントローラＳＲＦＣの具体的構成及び動作につい
ては、後で詳細に説明する。

【００１５】ロウアドレスバッファＲＢは、シンクロナ
スＤＲＡＭが通常の動作モードとされ内部制御信号ＳＲ
Ｆがロウレベルとされるとき、アドレス入力端子Ａ０〜
Ａｉを介して入力されるＸアドレス信号ＡＸ０〜ＡＸｉ
を内部制御信号ＲＬに従って取り込み、保持する。ま
た、シンクロナスＤＲＡＭがセルフリフレッシュモード
とされ内部制御信号ＳＲＦがハイレベルとされるときに
は、セルフリフレッシュコントローラＳＲＦＣから供給
されるリフレッシュアドレス信号ＲＸ０〜ＲＸ１１を内
部制御信号ＲＬに従って取り込み、保持する。そして、
これらのＸアドレス信号又はリフレッシュアドレス信号
をもとに内部アドレス信号Ｘ０〜Ｘ１１を形成するが、
このうち最上位ビットの内部アドレス信号Ｘ１１はバン
ク選択回路ＢＳに供給され、その他の内部アドレス信号
Ｘ０〜Ｘ１０は、バンクＢＮＫ０及びＢＮＫ１のロウア
ドレスデコーダＲＤに共通に供給される。

【００１６】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される最上位ビットの内部アドレス信
号Ｘ１１をデコードして、対応するバンク選択信号ＢＳ
０又はＢＳ１を選択的にハイレベルとする。これらのバ
ンク選択信号ＢＳ０及びＢＳ１は、対応するバンクＢＮ
Ｋ０及びＢＮＫ１にそれぞれ供給され、その周辺回路た
るロウアドレスデコーダＲＤ，カラムアドレスデコーダ
ＣＤ及びセンスアンプＳＡを選択的に動作状態とするた
めの選択制御信号として供される。

【００１７】バンクＢＮＫ０及びＢＮＫ１のロウアドレ
スデコーダＲＤは、内部制御信号ＲＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハイ
レベルとされることでそれぞれ選択的に動作状態とさ
れ、ロウアドレスバッファＲＢから供給される内部アド
レス信号Ｘ０〜Ｘ１０をデコードして、対応するメモリ
アレイＭＡＲＹの指定されたワード線を択一的に選択レ
ベルとする。

【００１８】次に、バンクＢＮＫ０及びＢＮＫ１のメモ
リアレイＭＡＲＹを構成する４，０９６組の相補ビット
線は、対応するセンスアンプＳＡに結合される。これら
のセンスアンプＳＡには、対応するカラムアドレスデコ
ーダＣＤから所定ビットのビット線選択信号がそれぞれ
供給されるとともに、タイミング発生回路ＴＧから内部
制御信号ＰＡが共通に供給される。また、各バンクのカ
ラムアドレスデコーダＣＤには、カラムアドレスバッフ
ァＣＢから９ビットの内部アドレス信号Ｙ０〜Ｙ８が共
通に供給されるとともに、タイミング発生回路ＴＧから
内部制御信号ＣＧが共通に供給される。さらに、カラム
アドレスバッファＣＢにはアドレス入力端子Ａ０〜Ａ８
を介してＹアドレス信号ＡＹ０〜ＡＹ８が時分割的に供
給され、タイミング発生回路ＴＧから内部制御信号ＣＬ
が供給される。

【００１９】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａ８を介して供給されるＹアドレス信号
ＡＹ０〜ＡＹ８を内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙ８を形成して、各バンクのカラ
ムアドレスデコーダＣＤに供給する。また、各バンクの
カラムアドレスデコーダＣＤは、内部制御信号ＣＧがハ
イレベルとされかつ対応するバンク選択信号ＢＳ０又は
ＢＳ１がハイレベルとされることで選択的に動作状態と
され、内部アドレス信号Ｙ０〜Ｙ８をデコードして、対
応する上記ビット線選択信号をそれぞれ択一的にハイレ
ベルとする。

【００２０】一方、各バンクのセンスアンプＳＡは、対
応するメモリアレイＭＡＲＹの各相補ビット線に対応し
て設けられる４，０９６個の単位回路をそれぞれ含み、
これらの単位回路のそれぞれは、一対のＣＭＯＳインバ
ータが交差結合されてなる単位増幅回路と、Ｎチャンネ
ル型の一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路の単位増幅回路は、内部制御信号ＰＡが
ハイレベルとされかつ対応するバンク選択信号ＢＳ０又
はＢＳ１がハイレベルとされることで選択的にかつ一斉
に動作状態とされ、対応するメモリアレイＭＡＲＹの選
択されたワード線に結合される４，０９６個のメモリセ
ルから対応する相補ビット線を介して出力される微小読
み出し信号をそれぞれ増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。また、各単位回路のス
イッチＭＯＳＦＥＴは、対応するビット線選択信号がハ
イレベルとされることで８対ずつ選択的にオン状態とな
り、メモリアレイＭＡＲＹの対応する８組の相補ビット
線と相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例
えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ線
ＣＤ０Ｂを、あわせて相補共通データ線ＣＤ０＊のよう
に＊を付して表す。また、それが有効とされるとき選択
的にハイレベルとされるいわゆる非反転信号等について
はその名称の末尾にＴを付して表し、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
についてはその名称の末尾にＢを付して表す。以下同
様）との間を選択的に接続状態とする。

【００２１】バンクＢＮＫ０及びＢＮＫ１の相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊は、対応するメインアンプＭ
Ａに結合される。各メインアンプＭＡは、相補共通デー
タ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単
位回路をそれぞれ含み、これらの単位回路は、ライトア
ンプ及びリードアンプをそれぞれ含む。このうち、各ラ
イトアンプの入力端子は、対応する内部データバスＤＢ
ＵＳ０〜ＤＢＵＳ７に結合され、その出力端子は、対応
する相補共通データ線ＣＤ０＊〜ＣＤ７＊に結合され
る。また、各リードアンプの入力端子は、対応する相補
共通データ線ＣＤ０＊〜ＣＤ７＊に結合され、その出力
端子は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ
７に結合される。各メインアンプＭＡには、タイミング
発生回路ＴＧから図示されない内部制御信号ＲＰ及びＷ
Ｐが共通に供給される。

【００２２】一方、内部データバスＤＢＵＳ０〜ＤＢＵ
Ｓ７は、データ入出力回路ＩＯの対応する単位回路に結
合される。ここで、データ入出力回路ＩＯは、内部デー
タバスＤＢＵＳ０〜ＤＢＵＳ７に対応して設けられる８
個の単位回路を含み、これらの単位回路は、データ入力
バッファ及びデータ出力バッファをそれぞれ含む。この
うち、各データ入力バッファの入力端子は、対応するデ
ータ入出力端子Ｄ０〜Ｄ７に結合され、その出力端子
は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ７に
結合される。また、各データ出力バッファの入力端子
は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ７に
結合され、その出力端子は、対応するデータ入出力端子
Ｄ０〜Ｄ７に結合される。データ入出力回路ＩＯには、
タイミング発生回路ＴＧから図示されない出力制御信号
ＤＯＣが供給される。

【００２３】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、シンクロナスＤＲＡＭが書き込みモ
ードとされるとき、データ入出力端子Ｄ０〜Ｄ７を介し
て入力される８ビットの書き込みデータを取り込み、保
持するとともに、内部データバスＤＢＵＳ０〜ＤＢＵＳ
７を介してバンクＢＮＫ０及びＢＮＫ１のメインアンプ
ＭＡのライトアンプに伝達する。このとき、各ライトア
ンプは、内部制御信号ＷＰがハイレベルとされかつ対応
するバンク選択信号ＢＳ０又はＢＳ１がハイレベルとさ
れることで選択的に動作状態とされ、データ入出力回路
ＩＯの対応するデータ入力バッファから伝達される書き
込みデータを所定の書き込み信号とした後、相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊を介して対応するメモリアレ
イＭＡＲＹの選択された８個のメモリセルに書き込む。

【００２４】一方、各バンクのメインアンプＭＡを構成
するリードアンプは、内部制御信号ＲＰがハイレベルと
されかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハ
イレベルとされることで選択的に動作状態とされ、対応
するメモリアレイＭＡＲＹの選択された８個のメモリセ
ルから相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出
力される読み出し信号を増幅して、内部データバスＤＢ
ＵＳ０〜ＤＢＵＳ７に出力する。このとき、データ入出
力回路ＩＯの各データ出力バッファは、出力制御信号Ｄ
ＯＣのハイレベルを受けて選択的に動作状態とされ、バ
ンクＢＮＫ０又はＢＮＫ１のメインアンプＭＡのリード
アンプから出力される読み出しデータをデータ入出力端
子Ｄ０〜Ｄ７を介して外部出力する。

【００２５】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫ及びクロックイネーブル信号
ＣＫＥと、チップ選択信号ＣＳＢ，ロウアドレスストロ
ーブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡ
ＳＢ，ライトイネーブル信号ＷＥＢならびに機能制御信
号ＤＱＭと、セルフリフレッシュコントローラＳＲＦＣ
から供給されるリフレッシュ起動信号ＲＦＳとをもとに
上記各種の内部制御信号及び出力制御信号等を選択的に
形成し、各部に供給する。

【００２６】図２には、図１のシンクロナスＤＲＡＭに
含まれるセルフリフレッシュコントローラＳＲＦＣの一
実施例のブロック図が示されている。また、図３及び図
４には、図１のシンクロナスＤＲＡＭのセルフリフレッ
シュモードにおける第１及び第２の実施例の信号波形図
がそれぞれ示され、図５には、図２のセルフリフレッシ
ュコントローラＳＲＦＣのセルフリフレッシュモードに
おける一実施例の信号波形図が示されている。これらの
図をもとに、この実施例のシンクロナスＤＲＡＭのセル
フリフレッシュモードの概要とセルフリフレッシュコン
トローラＳＲＦＣの具体的構成及び動作ならびにその特
徴について説明する。

【００２７】図２において、セルフリフレッシュコント
ローラＳＲＦＣは、内部制御信号ＳＲＦ及びＲＦＣを受
けるリフレッシュ制御回路ＲＣＴＬと、このリフレッシ
ュ制御回路ＲＣＴＬによって制御されるリフレッシュタ
イマ回路ＲＴＩＭ，タイマカウンタＴＣＴＲならびにリ
フレッシュカウンタＲＣＴＲとを備える。このうち、リ
フレッシュタイマ回路ＲＴＩＭには、リフレッシュ制御
回路ＲＣＴＬから内部信号ＲＴＳが供給され、その出力
信号つまり内部信号ＲＴＣはリフレッシュ制御回路ＲＣ
ＴＬに供給される。また、タイマカウンタＴＣＴＲに
は、リフレッシュ制御回路ＲＣＴＬから内部信号ＴＣＵ
が供給され、その出力信号つまり内部信号ＴＣＦはリフ
レッシュ制御回路ＲＣＴＬに供給される。さらに、リフ
レッシュカウンタＲＣＴＲには、リフレッシュ制御回路
ＲＣＴＬから内部信号ＣＲＳＴ及びＲＣＵが供給され、
その出力信号つまり内部信号ＲＣＦはリフレッシュ制御
回路ＲＣＴＬに供給される。リフレッシュ制御回路ＲＣ
ＴＬにより形成されるセルフリフレッシュフラグＦＳＲ
０及びＦＳＲ１は、前述のように、それぞれ専用の外部
端子ＦＳＲ０及びＦＳＲ１を介して外部のアクセス装置
に出力される。また、リフレッシュ起動信号ＲＦＳは、
内部のタイミング発生回路ＴＧに供給され、リフレッシ
ュカウンタＲＣＴＲにより形成されるリフレッシュアド
レス信号ＲＸ０〜ＲＸ１１は、ロウアドレスバッファＲ
Ｂに供給される。

【００２８】この実施例において、シンクロナスＤＲＡ
Ｍは、図３に示されるように、ＳＲＦ（セルフリフレッ
シュ）エントリーコマンドが入力されることによりセル
フリフレッシュモードとされ、ＳＲＦイグジットコマン
ドが入力されることによってこのセルフリフレッシュモ
ードから解放される。シンクロナスＤＲＡＭのタイミン
グ発生回路ＴＧは、ＳＲＦエントリーコマンドの入力を
受けて内部制御信号ＳＲＦをハイレベルとし、ＳＲＦイ
グジットコマンドの入力を受けてこれをロウレベルとす
る。また、セルフリフレッシュコントローラＳＲＦＣ
は、内部制御信号ＳＲＦのハイレベルを受けてリフレッ
シュ起動信号ＲＦＳ，リフレッシュアドレス信号ＲＸ０
〜ＲＸ１１ならびにセルフリフレッシュフラグＦＳＲ０
及びＦＳＲ１を選択的に形成し、一連のリフレッシュ動
作を開始する。

【００２９】ここで、セルフリフレッシュコントローラ
ＳＲＦＣのリフレッシュタイマ回路ＲＴＩＭは、リフレ
ッシュ制御回路ＲＣＴＬから供給される内部信号ＲＴＳ
の立ち上がりを受けて、１ワード線分のリフレッシュ動
作に必要な所要時間の計時を開始し、内部信号ＲＴＳが
ハイレベルとされてから例えば１００ｎｓ後にその出力
信号つまり内部信号ＲＴＣを一時的にハイレベルとす
る。また、タイマカウンタＴＣＴＲは、リフレッシュ制
御回路ＲＣＴＬから供給される内部信号ＴＣＵの立ち上
がりを受けて、例えば１７ビットの内蔵カウンタを歩進
させ、その計数値が例えば１０進値“６４０，０００”
となったとき、その出力信号つまり内部信号ＴＣＦをハ
イレベルとするとともに、内部信号ＴＣＵの次の立ち上
がりでその内蔵カウンタを全ビットクリアし、リセット
状態とする。なお、内部信号ＴＣＦがハイレベルとされ
る内蔵カウンタの計数値は、メモリセルの情報保持特性
に応じて選択的に切り換えることができるものとされ
る。

【００３０】一方、リフレッシュカウンタＲＣＴＲは、
リフレッシュ制御回路ＲＣＴＬから供給される内部信号
ＲＣＵの立ち上がりを受けて、例えば１２ビットの内蔵
カウンタを歩進させ、その出力信号を前記リフレッシュ
アドレス信号ＲＸ０〜ＲＸ１１としてロウアドレスバッ
ファＲＢに供給する。また、内蔵カウンタの計数値がｍ
つまり例えば１０進値“４，０９５”となったとき、そ
の出力信号つまり内部信号ＲＣＦをハイレベルとすると
ともに、内部信号ＲＣＵの次の立ち上がりで上記内蔵カ
ウンタを全ビットクリアし、リセット状態とする。な
お、リフレッシュカウンタＲＣＴＲは、内部信号ＣＲＳ
Ｔのハイレベルを受けて上記内蔵カウンタを全ビットク
リアし、リセット状態とする機能を併せ持つ。

【００３１】次に、リフレッシュ制御回路ＲＣＴＬは、
図５に示されるように、シンクロナスＤＲＡＭがセルフ
リフレッシュモードとされ内部制御信号ＳＲＦがハイレ
ベルとされることにより選択的に動作状態とされる。こ
の動作状態において、リフレッシュ制御回路ＲＣＴＬ
は、まずタイミング発生回路ＴＧに対するリフレッシュ
起動信号ＲＦＳとリフレッシュタイマ回路ＲＴＩＭに対
する内部信号ＲＴＳとを一時的にハイレベルとするとと
もに、セルフリフレッシュフラグＦＳＲ０をハイレベル
とし、バンクＢＮＫ０に関するリフレッシュ動作が開始
されたことを外部のアクセス装置に知らせる。また、１
ワード線分のリフレッシュ動作が終了しタイミング発生
回路ＴＧによって内部制御信号ＲＦＣがハイレベルとさ
れると、リフレッシュカウンタＲＣＴＲに対する内部信
号ＲＣＵをハイレベルとしてこれをカウントアップさ
せ、リフレッシュアドレス信号ＲＸ０〜ＲＸ１１を更新
する。そして、リフレッシュタイマ回路ＲＴＩＭにより
内部信号ＲＴＣがハイレベルとされた時点で、タイミン
グ発生回路ＴＧに対するリフレッシュ起動信号ＲＦＳを
再度ハイレベルとしてバンクＢＮＫ０の次のワード線に
関するリフレッシュ動作を開始させるとともに、内部信
号ＲＴＳを一時的にハイレベルとしてリフレッシュタイ
マ回路ＲＴＩＭを再起動し、さらに内部信号ＴＣＵを一
時的にハイレベルとしてタイマカウンタＴＣＴＲをカウ
ントアップさせる。

【００３２】以下、リフレッシュ制御回路ＲＣＴＬは、
同様な制御を繰り返し、まずリフレッシュカウンタＲＣ
ＴＲの計数値が（ｍ＋１）／２つまりバンクＢＮＫ１の
メモリアレイＭＡＲＹの先頭ワード線を指定する１０進
値“２，０４８”となり、最上位ビットのリフレッシュ
アドレス信号ＲＸ１１がハイレベルとなった時点で、セ
ルフリフレッシュフラグＦＳＲ０をロウレベルとすると
ともに、セルフリフレッシュフラグＦＳＲ１をハイレベ
ルとし、バンクＢＮＫ１に関するリフレッシュ動作が開
始されたことを外部のアクセス装置に知らせる。また、
リフレッシュカウンタＲＣＴＲの計数値がｍつまりバン
クＢＮＫ１のメモリアレイＭＡＲＹの最終ワード線を指
定する１０進値“４，０９５”となり、内部信号ＲＣＦ
がハイレベルとなると、内部信号ＲＣＵの次の立ち上が
りを受けてセルフリフレッシュフラグＦＳＲ１をロウレ
ベルに戻すとともに、リフレッシュカウンタＲＣＴＲを
全ビットクリアして、リセット状態とする。リフレッシ
ュ制御回路ＲＣＴＬは、さらに、タイミング発生回路Ｔ
Ｇに対するリフレッシュ起動信号ＲＦＳをロウレベルに
固定してリフレッシュ動作を停止するとともに、内部信
号ＲＣＵをロウレベルに固定してリフレッシュカウンタ
ＲＣＴＲの歩進を停止する。

【００３３】これにより、リフレッシュカウンタＲＣＴ
Ｒはリセット状態のままとされ、内部信号ＲＣＦもロウ
レベルに戻される。また、この間、リフレッシュタイマ
回路ＲＴＩＭは、内部信号ＲＴＳに従って計時動作を繰
り返し、タイマカウンタＴＣＴＲは、内部信号ＴＣＵに
従って歩進動作を継続する。そして、タイマカウンタＴ
ＣＴＲの計数値がｎつまり６４ｍｓの時間経過を示す１
０進値“６４０，０００”となり、内部信号ＴＣＦがハ
イレベルとされると、内部信号ＴＣＵの次の立ち上がり
を受けてタイマカウンタＴＣＴＲがリセット状態とされ
るとともに、リフレッシュ起動信号ＲＦＳ及び内部信号
ＲＴＳが一時的にハイレベルとされ、バンクＢＮＫ０に
関する一連のリフレッシュ動作が再開される。

【００３４】以上のことから、この実施例のシンクロナ
スＤＲＡＭでは、図３に示されるように、ＳＲＦエント
リーコマンドによりセルフリフレッシュモードが指定さ
れ内部制御信号ＳＲＦがハイレベルとされた時点で、ま
ずリフレッシュ起動信号ＲＦＳが合計ｍ＋１つまり４，
０９６回繰り返しハイレベルとされ、バンクＢＮＫ０及
びＢＮＫ１のメモリアレイＭＡＲＹを構成する合計４，
０９６本のワード線Ｗ０〜Ｗｍに関する第１回目のリフ
レッシュ動作が行われる。この間、タイミング発生回路
ＴＧは、リフレッシュ起動信号ＲＦＳに呼応してワード
線単位のリフレッシュ動作を繰り返し、その終了の都
度、内部制御信号ＲＦＣを一時的にハイレベルとする。
また、セルフリフレッシュコントローラＳＲＦＣは、一
連のリフレッシュ動作が行われる前半で、セルフリフレ
ッシュフラグＦＳＲ０をハイレベルとし、その後半では
セルフリフレッシュフラグＦＳＲ１をハイレベルとす
る。これにより、外部のアクセス装置は、セルフリフレ
ッシュフラグＦＳＲ０及びＦＳＲ１をモニタすること
で、セルフリフレッシュコントローラＳＲＦＣによるセ
ルフリフレッシュ動作の実行状態を識別し、バンクＢＮ
Ｋ０及びＢＮＫ１が空き状態にあることを識別できるた
め、ＳＲＦイグジットコマンドによるセルフリフレッシ
ュモードの解除直後に、シンクロナスＤＲＡＭに例えば
通常のＲ／Ｗ（リードライト）コマンドを入力し、これ
をアクセスすることができる。

【００３５】ところで、リフレッシュ起動信号ＲＦＳの
周期つまりセルフリフレッシュコントローラＳＲＦＣの
リフレッシュタイマ回路ＲＴＩＭによる計時時間は、前
述のように、例えば１００ｎｓとされるため、４，０９
６本のワード線Ｗ０〜Ｗｍに関するリフレッシュ動作の
所要時間ｔ１は、約０．４０９６ｍｓとなる。また、一
連のリフレッシュ動作が繰り返される周期ｔ２は、前述
のように、セルフリフレッシュコントローラＳＲＦＣの
タイマカウンタＴＣＴＲの計数値をもとに設定され、メ
モリセルの情報保持特性に対応した例えば６４ｍｓとさ
れる。したがって、シンクロナスＤＲＡＭがセルフリフ
レッシュモードとされる間に、セルフリフレッシュコン
トローラＳＲＦＣによる一連のリフレッシュ動作が行わ
れセルフリフレッシュフラグＦＳＲ０又はＦＳＲ１がハ
イレベルとされる確率は、０．４０９６／６４つまり
０．６４％以下となる。

【００３６】つまり、セルフリフレッシュフラグＦＳＲ
０及びＦＳＲ１が設けられない従来のシンクロナスＤＲ
ＡＭでは、著しく低い確率で発生するリフレッシュ動作
中でのセルフリフレッシュモード解除を保証する必要か
ら、ＳＲＦイグジットコマンド後にリフレッシュアクテ
ィブ遅延時間ｔＲＣをおくことが規定され、さらにＳＲ
Ｆイグジットコマンド入力後は、通常アクセスに先立っ
てすべてのワード線Ｗ０〜Ｗｍに関するオートリフレッ
シュ動作を実行することが義務付けられる訳であって、
この実施例のように、セルフリフレッシュフラグＦＳＲ
０及びＦＳＲ１を設け、外部からセルフリフレッシュコ
ントローラＳＲＦＣが一連のリフレッシュ動作を実行中
であることを識別できるようにすることで、シンクロナ
スＤＲＡＭの使い勝手を向上させることができるととも
に、シンクロナスＤＲＡＭのセルフリフレッシュモード
解除後における平均的な回復時間を短縮し、シンクロナ
スＤＲＡＭを含む画像システムの高速性を高めることが
できる。

【００３７】なお、図３では、セルフリフレッシュコン
トローラＳＲＦＣによる一連のリフレッシュ動作が行わ
れている間だけ、セルフリフレッシュフラグＦＳＲ０又
はＦＳＲ１をハイレベルとしているが、例えば、セルフ
リフレッシュコントローラＳＲＦＣがバンクＢＮＫ０又
はＢＮＫ１に対するリフレッシュ動作を開始する所定時
間前からこれらのセルフリフレッシュフラグをそれぞれ
ハイレベルとしてもよい。この場合、外部のアクセス装
置は、セルフリフレッシュコントローラＳＲＦＣが各バ
ンクに対するリフレッシュ動作を上記所定時間内に開始
するであろうことを識別することができ、これによって
シンクロナスＤＲＡＭのアクセス制御をさらに精度良く
進めることができる。一方、図３では、セルフリフレッ
シュフラグＦＳＲ０及びＦＳＲ１の出力に専用の外部端
子ＦＳＲ０及びＦＳＲ１を設けているが、例えば図４に
示されるように、２個のデータ入出力端子Ｄ０及びＤ１
をフラグ出力端子として兼用し、例えばＳＲＦイグジッ
トコマンドが入力された時点でセルフリフレッシュフラ
グＦＳＲ０及びＦＳＲ１をこれらのデータ入出力端子か
ら出力できるようにしてもよい。これにより、シンクロ
ナスＤＲＡＭの所要外部端子数を削減し、その低コスト
化を図ることができる。

【００３８】図６には、この発明が適用されたシンクロ
ナスＤＲＡＭの第２の実施例のブロック図が示されてい
る。また、図７には、図６のシンクロナスＤＲＡＭに含
まれるセルフリフレッシュコントローラＳＲＦＣの一実
施例のブロック図が示され、図８には、そのセルフリフ
レッシュモードにおける一実施例の信号波形図が示され
ている。なお、この実施例は、前記図１ないし図３の実
施例を基本的に踏襲するものであるため、これと異なる
部分について説明を追加する。

【００３９】図６において、この実施例のシンクロナス
ＤＲＡＭは、タイミング発生回路ＴＧから内部制御信号
ＳＲＦ及びＲＦＣを受けるセルフリフレッシュコントロ
ーラＳＲＦＣを備え、このセルフリフレッシュコントロ
ーラＳＲＦＣは、図７に示されるように、例えば１７ビ
ットのタイマカウンタＴＣＴＲを備える。この実施例に
おいて、シンクロナスＤＲＡＭは、セルフリフレッシュ
フラグの出力端子を備えず、タイマカウンタＴＣＴＲの
上位８ビットの出力信号ＴＣ９〜ＴＣ１６は、データ入
出力回路ＩＯに供給される。このデータ入出力回路ＩＯ
には、タイミング発生回路ＴＧから内部制御信号ＴＣＲ
が供給される。なお、内部制御信号ＴＣＲは、図８に示
されるように、ＳＲＦイグジットコマンドが入力された
とき所定のタイミングで一時的にハイレベルとされる。
また、この内部制御信号ＴＣＲがハイレベルとされると
き、データ入出力回路ＩＯは、セルフリフレッシュコン
トローラＳＲＦＣのタイマカウンタＴＣＴＲの出力信号
ＴＣ９〜ＴＣ１６を選択して、データ入出力端子Ｄ０〜
Ｄ７から外部のアクセス装置に出力する。

【００４０】これらのことから、外部のアクセス装置
は、ＳＲＦイグジットコマンドを入力したとき、セルフ
リフレッシュ解除時点におけるタイマカウンタＴＣＴＲ
の計数値を１００ｎｓの２の８乗倍つまり２５．６μｓ
の分解度で識別し、セルフリフレッシュコントローラＳ
ＲＦＣがリフレッシュ動作が現在実行中でありあるいは
残りどの程度の時間で開始するかを識別することができ
るため、セルフリフレッシュ解除後におけるアクセスを
高速化し、その後のリフレッシュ動作を効率良く行うこ
とができる。また、リフレッシュをセルフリフレッシュ
モードからいわゆるオートリフレッシュモードへの切り
換え時も、読み出されたタイマカウンタＴＣＴＲの出力
信号ＴＣ９〜ＴＣ１６をもとに外部のリフレッシュカウ
ンタを初期セットし、効率的なリフレッシュを実現する
ことができる。

【００４１】図９には、図１又は図６シンクロナスＤＲ
ＡＭを応用した画像システムの一実施例のブロック図が
示されている。同図をもとに、この実施例のシンクロナ
スＤＲＡＭの応用システムの概要とその特徴について説
明する。

【００４２】図９において、この実施例の画像システム
は、いわゆるストアドプログラム方式の中央処理装置Ｃ
ＰＵをその基本構成要素とする。中央処理装置ＣＰＵに
は、システムバスＳＢＵＳを介して、通常のスタティッ
ク型ＲＡＭからなるランダムアクセスメモリＲＡＭ１と
この発明が適用されたシンクロナスＤＲＡＭからなるラ
ンダムアクセスメモリＲＡＭ２とが結合される。システ
ムバスＳＢＵＳには、さらに例えばマスクＲＯＭ等から
なるリードオンリーメモリＲＯＭと、ディスプレイ制御
装置ＤＰＹＣ及び周辺装置コントローラＰＥＲＣが結合
される。なお、ディスプレイ制御装置ＤＰＹＣは、この
発明が適用されたシンクロナスＤＲＡＭからなる画像メ
モリＶＲＡＭを含む。また、このディスプレイ制御装置
ＤＰＹＣには、ディスプレイ装置ＤＰＹが結合され、周
辺装置コントローラＰＥＲＣにはキーボードＫＢＤ及び
外部記憶装置ＥＸＭが結合される。

【００４３】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに書き込まれた制御プログラムに従って
ステップ動作し、画像システムの各部を制御・統轄す
る。また、ランダムアクセスメモリＲＡＭ１は、例えば
キャッシュメモリ等として使用され、ランダムアクセス
メモリＲＡＭ２は、例えばリードオンリーメモリＲＯＭ
から中央処理装置ＣＰＵに伝達される制御プログラムや
演算データ等を一時的に格納し、中継するバッファメモ
リとして使用される。さらに、ディスプレイ制御装置Ｄ
ＰＹＣは、ディスプレイ装置ＤＰＹの表示制御に供さ
れ、周辺装置コントローラＰＥＲＣは、キーボードＫＢ
Ｄ及び外部記憶装置ＥＸＭ等の各種周辺装置を制御す
る。この実施例の画像システムは、さらに電源装置ＰＯ
ＷＳを備え、この電源装置ＰＯＷＳは、所定の交流入力
電源電圧をもとに安定した所定の直流電源電圧を形成し
て、画像システムの各部に供給する。

【００４４】この実施例において、ランダムアクセスメ
モリＲＡＭ２及びディスプレイ制御装置ＤＰＹＣの画像
メモリＶＲＡＭを構成するシンクロナスＤＲＡＭは、前
述のように、メモリセルの情報保持特性に見合った所定
の周期で各バンクのメモリアレイＭＡＲＹの全ワード線
に関するリフレッシュ動作を自律的に実行するセルフリ
フレッシュコントローラＳＲＦＣを具備するとともに、
このセルフリフレッシュコントローラＳＲＦＣが一連の
リフレッシュ動作を実行中であり又は所定時間内に開始
するであろうことを示すセルフリフレッシュフラグＦＳ
Ｒ０及びＦＳＲ１あるいはセルフリフレッシュコントロ
ーラＳＲＦＣのタイマカウンタＴＣＴＲの上位８ビット
の出力信号ＴＣ９〜ＴＣ１６を専用の外部端子ＦＳＲ０
及びＦＳＲ１あるいはデータ入出力端子Ｄ０〜Ｄ７から
選択的に出力する機能を有する。この結果、シンクロナ
スＤＲＡＭの使い勝手が向上し、その特にセルフリフレ
ッシュ解除時における平均的な回復時間が短縮されるた
め、これによってシンクロナスＤＲＡＭを含む画像シス
テムの高速性が高められる。

【００４５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）セルフリフレッシュモードを有しそのためのセル
フリフレッシュコントローラを備えるシンクロナスＤＲ
ＡＭ等において、セルフリフレッシュコントローラがリ
フレッシュ動作を実行中であり又は所定時間内に開始す
るであろうことを示すフラグの出力端子を各バンクに対
応して設け、あるいは例えばセルフリフレッシュイグジ
ットコマンドが入力されたのを受けてリフレッシュ周期
を計時するタイマカウンタの所定ビットの計数値を出力
する機能をシンクロナスＤＲＡＭ等に持たせることで、
セルフリフレッシュ解除時、外部のアクセス装置から、
実行中のリフレッシュ動作の対象となっているバンクを
識別し、又は所定時間内にセルフリフレッシュコントロ
ーラによるリフレッシュ動作が開始されないことを識別
し、あるいは次にセルフリフレッシュコントローラによ
るリフレッシュ動作が開始されるまでの時間を識別でき
るという効果が得られる。

【００４６】（２）上記（１）項により、セルフリフレ
ッシュ解除後のシンクロナスＤＲＡＭ等を効率良くアク
セスできるという効果が得られる。 （３）上記（２）項により、セルフリフレッシュモード
を有するシンクロナスＤＲＡＭ等の使い勝手を向上さ
せ、その特にセルフリフレッシュモード解除後における
平均的な回復時間を短縮できるという効果が得られる。 （４）上記（１）項ないし（３）項により、シンクロナ
スＤＲＡＭを含む画像システム等の高速性を高めること
ができるという効果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図６において、シンクロナスＤＲＡＭは、
×４ビット又は×１６ビット等、任意のビット構成を採
ることができるし、任意の記憶容量を有することができ
る。また、内部データバスＤＢＵＳ０〜ＤＢＵＳ７は、
書き込み用又は読み出し用として専用化できるし、デー
タ入出力端子Ｄ０〜Ｄ７も、データ入力端子及びデータ
出力端子として用途別に分離できる。各バンクを構成す
るメモリアレイＭＡＲＹは、冗長素子を含むことができ
るし、その直接周辺回路を含めて複数のマットに分割で
きる。さらに、シンクロナスＤＲＡＭのブロック構成や
起動制御信号及び内部制御信号の名称及び組み合わせな
らびにその有効レベル等は、この実施例による制約を受
けない。図１において、セルフリフレッシュフラグは、
バンクＢＮＫ０及びＢＮＫ１に共通に設けてもよい。図
６において、データ入出力端子Ｄ０〜Ｄ７から出力され
るタイマカウンタＴＣＴＲの出力信号は、任意のビット
を選択できるし、これらの出力信号を出力するための専
用コマンドを用意してもよい。

【００４８】図２及び図７において、セルフリフレッシ
ュコントローラＳＲＦＣは任意のブロック構成を採りう
る。図３，図４，図５ならびに図８において、シンクロ
ナスＤＲＡＭをセルフリフレッシュモードとするための
コマンドの組み合わせは、種々考えられるし、その名称
や各内部信号等の有効レベル等は、これらの実施例によ
る制約を受けない。図９において、画像システムは、種
々のブロック構成を採りうるし、シンクロナスＤＲＡＭ
の応用範囲もこの限りではない。

【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれを含む画像システムに適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、同様なセルフリフレッシュモードを
有する通常のダイナミック型ＲＡＭ等の各種メモリ集積
回路やこのようなメモリ集積回路を含む各種ディジタル
システムにも適用できる。この発明は、少なくともメモ
リセルの情報保持特性に見合った所定の周期でメモリア
レイの全ワード線に関するリフレッシュ動作を自律的に
実行するためのリフレッシュモードを有する半導体記憶
装置ならびにこのような半導体記憶装置を含む装置及び
システムに広く適用できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有しそのためのセルフリフレッシュコントローラを具
備するシンクロナスＤＲＡＭ等において、セルフリフレ
ッシュコントローラがリフレッシュ動作を実行中であり
又は所定時間内に開始するであろうことを示すフラグの
出力端子を各バンクに対応して設け、あるいはセルフリ
フレッシュイグジットコマンドを含む所定のコマンドが
入力されたのを受けてリフレッシュ周期を計時するタイ
マカウンタの所定ビットの計数値を出力する機能をシン
クロナスＤＲＡＭ等に持たせることで、セルフリフレッ
シュ解除時、外部のアクセス装置から、実行中のリフレ
ッシュ動作の対象となっているバンクを識別し、又は所
定時間内にセルフリフレッシュコントローラによるリフ
レッシュ動作が開始されないことを識別し、あるいは次
にリフレッシュ動作が開始されるまでの時間を識別する
ことができるため、セルフリフレッシュ解除後のシンク
ロナスＤＲＡＭ等を効率良くアクセスすることができ
る。この結果、セルフリフレッシュモードを有するシン
クロナスＤＲＡＭ等の使い勝手を向上させることができ
るとともに、シンクロナスＤＲＡＭ等のセルフリフレッ
シュモード解除後における平均的な回復時間を短縮し、
シンクロナスＤＲＡＭを含む画像システム等の高速性を
高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
第１の実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるセルフ
リフレッシュコントローラの一実施例を示すブロック図
である。

【図３】図１のシンクロナスＤＲＡＭのセルフリフレッ
シュモードの一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭのセルフリフレッ
シュモードの他の一実施例を示す信号波形図である。

【図５】図２のセルフリフレッシュコントローラの一実
施例を示す信号波形図である。

【図６】この発明が適用されたシンクロナスＤＲＡＭの
第２の実施例を示すブロック図である。

【図７】図６のシンクロナスＤＲＡＭに含まれるセルフ
リフレッシュコントローラの一実施例を示すブロック図
である。

【図８】図６のシンクロナスＤＲＡＭのセルフリフレッ
シュモードの一実施例を示す信号波形図である。

【図９】図１又は図６のシンクロナスＤＲＡＭを応用し
た画像システムの一実施例を示すシステム構成図であ
る。

【図１０】この発明に先立って本願発明者等が開発した
シンクロナスＤＲＡＭのセルフリフレッシュモードの一
例を示す信号波形図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＲＢ……ロウア
ドレスバッファ、ＳＲＦＣ……セルフリフレッシュコン
トローラ、ＢＳ……バンク選択回路、ＳＡ……センスア
ンプ、ＣＤ……カラムアドレスデコーダ、ＣＢ……カラ
ムアドレスバッファ、ＭＡ……メインアンプ、ＩＯ……
データ入出力回路、ＴＧ……タイミング発生回路。ＲＣ
ＴＬ……リフレッシュ制御回路、ＲＴＩＭ……リフレッ
シュタイマ回路、ＴＣＴＲ……タイマカウンタ、ＲＣＴ
Ｒ……リフレッシュカウンタ、ＦＳＲ０〜ＦＳＲ１……
セルフリフレッシュフラグ、ＲＦＳ……リフレッシュ起
動信号、ＲＸ０〜ＲＸ１１……リフレッシュアドレス信
号。Ｗ０〜Ｗｍ……ワード線。ＴＣ０〜ＴＣ１６……タ
イマカウンタ出力信号。ＣＰＵ……中央処理装置、ＳＢ
ＵＳ……システムバス、ＲＡＭ１〜ＲＡＭ２……ランダ
ムアクセスメモリ、ＲＯＭ……リードオンリーメモリ、
ＤＰＹＣ……ディスプレイ制御装置、ＶＲＡＭ……画像
メモリ、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ……周
辺装置コントローラ、ＫＢＤ……キーボード、ＥＸＭ…
…外部記憶装置、ＰＯＷＳ……電源装置。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリセルの情報保持特性に見合った所
   定の周期でメモリアレイの実質的な全ワード線に関する
   リフレッシュ動作を自律的に実行するセルフリフレッシ
   ュコントローラと、このセルフリフレッシュコントロー
   ラが上記リフレッシュ動作を実行中であり又は所定時間
   内に開始するであろうことを示すフラグの出力端子とを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体記憶装置は、複数のバンクを
   具備するものであって、上記フラグの出力端子は、これ
   らのバンクのそれぞれに対応して設けられるものである
   ことを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記フラグの出力端子は、専用の外部端
   子からなるものであることを特徴とする請求項１又は請
   求項２の半導体記憶装置。
4. 【請求項４】 上記フラグの出力端子は、所定のデータ
   入出力端子を兼用してなるものであって、上記フラグ
   は、セルフリフレッシュイグジットコマンドが入力され
   ることにより上記データ入出力端子を介して選択的に出
   力されるものであることを特徴とする請求項１又は請求
   項２の半導体記憶装置。
5. 【請求項５】 実質的なリフレッシュタイマ回路の出力
   信号を受けてメモリセルの情報保持特性に見合った所定
   の周期を計時するタイマカウンタを含み上記周期でメモ
   リアレイの実質的な全ワード線に関するリフレッシュ動
   作を自律的に実行するセルフリフレッシュコントローラ
   と、上記タイマカウンタの所定ビットの計数値の出力端
   子とを具備することを特徴とする半導体記憶装置。
6. 【請求項６】 上記計数値の出力端子は、データ入出力
   端子を兼用してなるものであって、上記計数値は、セル
   フリフレッシュイグジットコマンドを含む所定のコマン
   ドが入力されることにより上記データ入出力端子を介し
   て選択的に出力されるものであることを特徴とする請求
   項５の半導体記憶装置。