KR100953880B1 - 메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템 - Google Patents

메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템 Download PDF

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Abstract

본 발명은 효율적인 엑세스와 소비 전류의 저감을 도모할 수 있는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라 정렬된 복수의 메모리셀을 포함한다. 어드레스맵 변경 유니트는 메모리 어레이에 동작 가능하게 결합되어 제1 어드레스를 발생하는 제1 어드레스 신호와 제2 어드레스 신호를 발생하는 제2 어드레스 신호를 수신한다. 어드레스맵 변경 유니트는 제1 어드레스 신호와 제2 어드레스 신호 중 하나의 부분을 변경함으로써 논리 어드레스맵을 변경할 수 있다.
Figure R1020020068347
엑세스, 메모리 디바이스, 논리 어드레스맵, 메모리셀, 메모리 어레이, 소비 전류

Description

메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템{A MEMORY DEVICE, A CONTROL METHOD THEREOF, AND AN INTERNAL CONTROL METHOD THEREOF, A SYSTEM INCLUDING THE MEMORY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 메모리 디바이스의 개략 블록도.
도 2는 도 1의 메모리 디바이스의 어드레스 구성의 선택과 관련된 회로의 개략 블록도.
도 3은 도 1의 메모리 디바이스를 포함하는 메모리 시스템의 블록도.
도 4는 Y 어드레스 우선 동작에 적합한 어드레스 구성의 예증의 도면.
도 5는 X 어드레스 우선 동작에 적합한 어드레스 구성의 예증의 도면.
도 6a 및 도 6b는 어드레스 구성과 엑세스 순서에 따라 가변하는 소비 전류의 예증의 도면.
도 7 및 도 8은 어드레스맵의 예증의 도면.
도 9는 도 1의 메모리 디바이스의 어드레스 구성의 선택과 관련된 변형 회로의 개략 블록도.
도 10은 본 발명의 제2 실시예에 따른 메모리 디바이스의 개략 블록도.
도 11은 도 10의 메모리 디바이스의 동작을 설명하는 타이밍 챠트.
도 12는 도 10의 메모리 디바이스의 어드레스 발생 회로의 개략 블록도.
도 13은 본 발명의 제3 실시예에 따른 메모리 디바이스의 개략 블록도.
도 14는 도 13의 메모리 디바이스의 동작을 설명하는 타이밍 챠트.
도 15는 전술한 메모리 디바이스의 다른 구현예의 개략 블록도.
도 16은 도 15의 메모리 디바이스의 어드레스 발생 회로의 개략 블록도.
도 17은 본 발명의 제4 실시예에 따른 비동기형 메모리 디바이스의 동작을 설명하는 타이밍 챠트.
도 18은 완전 비동기형 메모리 디바이스의 동작을 설명하는 타이밍 챠트.
도 19는 모드 설정 사이클을 설명하는 파형도.
도 20은 비동기형 메모리 디바이스의 커맨드의 예증의 도면.
도 21은 모드 설정 사이클을 설명하는 파형도.
도 22a, 도 22b, 도 23은 프로그램 모드 설정 회로의 동작 파형도.
도 24a 및 도 24b는 합성 엔트리 신호 생성 회로의 동작 파형도.
도 25는 모드 설정 어드레스 버퍼의 동작 파형도.
도 26은 모드 설정 어드레스 래치의 동작 파형도.
도 27은 모드 설정 디코더의 동작 파형도.
도 28은 본 발명의 제5 실시예에 따른 메모리 디바이스의 개략 블록도.
도 29는 도 28의 메모리 디바이스의 DRAM 코어의 개략 구성도.
도 30은 본 발명의 제5 실시예의 메모리 디바이스의 제어 방법을 설명하는 개략 블록도.
도 31은 종래의 메모리 디바이스의 제어 방법을 설명하는 개략 블록도.
도 32는 도 28의 메모리 디바이스의 내부 동작을 도시하는 파형도.
도 33은 종래의 메모리 디바이스의 내부 동작을 도시하는 파형도.
도 34는 페이지 길이 변경 시 종래의 메모리 디바이스의 내부 동작을 도시하는 파형도.
도 35는 도 28의 메모리 디바이스의 엑세스 제어를 설명하는 블록도.
도 36 및 도 37은 도 35의 특정 구성예를 도시하는 개략 회로도.
도 38은 도 36 및 도 37의 구성의 내부 동작을 설명하는 파형도.
도 39는 종래의 엑세스 제어를 설명하는 개략 블록도.
도 40은 도 28의 메모리 디바이스의 페이지 길이에 따른 엑세스 제어를 설명하는 개략 블록도.
도 41은 도 28의 메모리 디바이스의 활성화 회로의 제어 방법을 설명하는 개략 블록도.
도 42는 종래의 활성화 회로의 제어 방법을 설명하는 개략 블록도.
도 43 내지 도 45는 도 28의 메모리 디바이스의 또 다른 제어 방법을 설명하는 개략 블록도.
도 46은 도 35의 회로의 또 다른 구성을 도시하는 블록도.
도 47 및 도 48은 도 46의 특정 구성예를 도시하는 회로도.
도 49는 페이지 길이에 따른 엑세스 제어를 설명하는 블록도.
도 50은 본 발명의 제6 실시예에 따른 메모리 디바이스의 내부 동작을 설명하는 파형도.
도 51은 도 50의 메모리 디바이스의 CAS 대기 시간의 제어 방법을 설명하는 블록도.
도 52는 본 발명의 제7 실시예에 따른 메모리 디바이스의 엑세스 제어를 설명하는 파형도.
도 53은 본 발명의 제7 실시예에 따른 메모리 디바이스의 소정 시간 검출 회로의 개략 회로도.
도 54는 도 53의 메모리 디바이스의 내부 동작을 설명하는 파형도.
도 55는 본 발명의 제8 실시예에 따른 메모리 디바이스의 내부 동작을 설명하는 파형도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
12 메모리 디바이스
21 클록 버퍼
22 커맨드 디코더
23 어드레스 버퍼
24 입출력 버퍼
25 제어 신호 래치
26 모드 레지스터
27 어드레스 발생 회로
28 기록/판독 제어 회로
29 DRAM 코어
본 발명은 메모리 디바이스, 그의 내부 제어 방법, 시스템 및 시스템의 메모리 제어 방법에 관한 것이다.
최근에 리프레쉬 동작을 필요로 하는 반도체 메모리(동적 RAM)는 고객(시스템측)이 요구하는 메모리 용량의 증대, 엑세스 고속화(동작 주파수의 고주파화), I/O 버스폭의 확장(하나의 엑세스로 데이터를 다루는 데이터 비트수폭의 증대) 등으로 인해 전류 소비가 증대하는 경향이 있다. 메모리 디바이스의 소비 전력의 증대는 이러한 메모리 디바이스가 설치된 시스템의 총 소비 전류도 증가시키는 경향이 있다. 그러므로, 메모리 디바이스의 소비 전력을 저감할 필요가 있다.
소비 전류의 증대는 메모리 디바이스의 칩온도를 상승시킬 수가 있다. 일반적으로, DRAM 셀의 데이터 유지 특성(즉, 리프레쉬 특성: TREF)은 고온에서 악화된다(유지 시간이 짧아진다). 따라서, 데이터 유지 특성의 관점에서 볼 때도, 소비 전류의 삭감이 요구된다.
즉, 반도체 메모리는 메모리 용량의 증대, 엑세스의 고속화 및 I/O 버스폭의 확장 등의 성능의 향상과, 소비 전력의 삭감이 동시에 요구되고 있다.
메모리 디바이스는 복수의 메모리셀 어레이가 배치된 메모리셀 어레이와 감지 증폭기를 구비하고 있다. 각 메모리셀은, 예컨대 X 방향으로 전개된 복수의 워드선 중 하나와 Y 방향으로 전개된 복수의 비트선 중 하나에 동작 가능하게 접속된 다. 각 비트선에는 하나의 메모리 셀의 정보(판독 데이터)를 증폭하여 그 정보를 유지하는 감지 증폭기가 설치되어 있다.
1 M 비트의 메모리 용량의 경우, 메모리 디바이스의 논리 어드레스는, 예컨대 10 비트(210 = 1024 워드선 WL)의 X(로우) 어드레스와 10 비트(210 = 1024 비트선 BL(1024 감지 증폭기))의 Y(컬럼) 어드레스로 구성된다. (주: 비트선 정의 = 한쌍의 상보 비트선). 이 경우, 워드선 WL의 배선 피치가 비트선 BL의 배선 피치와 동일하다면, 논리 메모리 어레이는 정방형을 갖는 것으로서 특징지워진다.
다음에는 메모리 디바이스의 내부 동작을 시스템 클록 CLK에 대하여 동기형인 SDRAM(동기형 DRAM)을 예로서 설명하기로 한다.
SDRAM은 메모리 디바이스를 활성/비활성시키기 위한 시스템 클록 CLK에 동기한 활성화/프리차지 커맨드의 하강 및 상승과, 메모리 디바이스로 데이터를 입력하고 메모리 디바이스로부터 데이터를 판독하는 기록/판독 커맨드의 상승 및 하강에 따라서 동작한다.
시스템 클록 CLK의 상승 엣지에서 외부 디바이스로부터 활성화 커맨드를 수신하면, SDRAM은 X 어드레스를 인출하여 X 디코더에서 X 어드레스를 디코드한다. 디코드된 X 어드레스에 따라서, 하나의 워드선이 선택되고 선택된 워드선이 활성화된다. 선택된 워드선에 연결된 복수의 메모리셀은 각각의 비트선에 데이터를 출력하고 각각의 감지 증폭기는 데이터를 증폭하여 유지(데이터의 래치)한다.
시스템 클록 CLK의 상승 엣지에서(활성화 커맨드부터 수 개의 클록이 지연된 상태) 외부 디바이스로부터 판독 커맨드를 수신하면, SDRAM은 Y 어드레스를 인출하 여 Y 디코더에서 Y 어드레스를 디코드한다. 디코드된 Y 어드레스에 따라서, 하나의 감지 증폭기에 유지된 데이터를 메모리 디바이스 외부로 출력한다. 외부 디바이스로부터 기록 커맨드를 수신하는 경우, SDRAM은 Y 어드레스를 인출하여 Y 디코더에서 Y 어드레스를 디코드한다. 디코드된 Y 어드레스에 따라서, 기록 데이터는 하나의 감지 증폭기를 통해 관련 메모리 셀에 기록된다. 그 후, 필요에 따라 판독/기록 커맨드를 실행하고 소망의 Y 어드레스에 대응하는 메모리 셀과 외부 디바이스와의 엑세스를 행한다.
판독/기록 커맨드으로부터 수 개의 클록 후, SDRAM은 시스템 클록 CLK의 상승 엣지에서 프리차지 커맨드를 수신한다. 프리차지 커맨드에 의해 활성화된 워드선, 감지 증폭기, 비트선이 리세트(등화)되고 메모리 어레이는 다음 활성화 커맨드를 대기하는 초기화 상태로 복귀한다.
리세트 동작까지는 내부 시간이 소요되고 프리차지 커맨드의 수신부터 다음 활성화 커맨드의 인가를 위해서는 수 개의 클록 시간(대기)을 필요로 한다. 이와 달리, 활성화 커맨드에서 판독/기록 커맨드까지는 수 개의 클록 시간(대기)이 필요하다.
설명의 간소화를 위해 메모리 어레이의 입출력 데이터 비트의 수가 1인 경우에서 설명하였지만, n 감지 증폭기는 입출력 데이터 비트의 수가 n("n I/O"(예, 4 I/O)로서 기록한다)인 경우 Y 어드레스에 의해 동시에 활성화된다. n 감지 증폭기는 각각 I/O 버스를 통해 n I/O 포트에 접속된다.
Y 어드레스의 깊이를 "페이지 길이"라 한다. 메모리 디바이스는 1 회의 활성 화 커맨드에 응답하여 적어도 I/O 버스폭 ×페이지 길이의 수의 감지 증폭기를 동작시킨다. 예컨대, Y 어드레스가 8 비트(YA〈0:7〉)로 설정되는 SDRAM의 경우, 페이지 길이는 256이다. SDRAM이 32 비트의 I/O 버스폭을 가지면, 적어도 8192(=256 ×32) 감지 증폭기는 활성화 커맨드에 응답하여 동작한다.
SDRAM은 수시 입력되는 판독 커맨드에 의해 복수의 감지 증폭기에서 활성화 커맨드에 의해 선택된 워드선에 접속된 복수의 메모리의 정보를 래치한다. 1 회의 워드선이 활성화됨에 따라, 페이지 길이에 대한 메모리셀의 정보는 외부 디바이스로 적절히 출력된다. 특히, 수시 공급되는 판독/기록 커맨드를 수반하는 Y 어드레스에 따라서 선택되고 하나의 감지 증폭기를 선택하고 선택된 감지 증폭기에 접속된 메모리 셀로부터 정보를 판독한다. X 어드레스(워드선)를 고정한 상태로, Y 어드레스를 랜덤하게 엑세스한다. 이러한 동작을 "Y 어드레스 우선 동작"이라 한다. 이와 달리, 기록 커맨드에 응답하여 Y 어드레스 우선 동작을 통해 임의의 Y 어드레스의 메모리셀에 정보를 기록할 수 있다.
Y 어드레스 우선 동작은 1 회의 활성화 커맨드에 의해 활성화된 복수의 감지 증폭기에서 래치된 복수 데이터를 효율적으로 이용한다. 1 회의 워드선의 충/방전 전류와 감지 증폭기 각각에 의한 1 회의 비트선 충/방전 전류를 이용하여 256 메모리 셀에 대하여 랜덤한 엑세스가 가능하다.
1 회의 랜덤 엑세스에 요하는 소비 전류는 워드선 충/방전 전류에 비트선 충/방전 전류를 더한 소비 전류를 동시에 활성화된 페이지 내에서의 엑세스 횟수로 나눈 값이 된다. 그러므로, 엑세스 횟수가 많아질 수록 1 회의 엑세스의 소비 전류 는 작아진다.
또한, Y 어드레스 우선 동작에 있어서, 활성화 커맨드에서 판독/기록 커맨드를 인가하기까지 필요한 클록수와 프리차지 커맨드에서 다음 활성화 커맨드를 인가하기까지 필요한 클록수는 동작 전체에서 점유하는 비율이 작다. 이것은 입출력(I/O) 버스를 점유하는 데이터 비율(데이터 점유율)을 증대시켜 시스템에서 I/O 버스의 효율이 좋다. 시스템 클록의 주파수가 높아짐에 따라 긴 대기 시간을 필요로 하는 SDRAM에서 I/O 버스의 데이터 점유율을 증대하는 것이 가능하다.
비트 길이가 짧은(예컨대 연속한 4 비트, 8 비트 등) SDRAM에 엑세스하는 시스템이 있다. 시스템이 SDRAM에 엑세스하는 데 있어서, 페이지 길이 보다 적은 수의 판독/기록 동작 만이 1 회의 활성화 커맨드부터 프리차지 커맨드까지의 기간에서 실행되고, X 어드레스는 다음의 활성화 커맨드에 의해 변경된다. 이러한 동작을 편의적으로 "X 어드레스 우선 동작"이라 칭한다. X 어드레스 우선 동작에 있어서, 1 회 활성화 커맨드에 의해서 활성화되는 감지 증폭기는 효율적으로 사용되지 않는다.
예를 들면, Y 어드레스는 변경되고(X 어드레스는 일정), 4 개의 메모리 셀에 대하여 엑세스한다. 이 경우, 하나의 워드선의 충/방전 전류와 활성화될 감지 증폭기의 수(8192 감지 증폭기)(감지 증폭기와 관련된 비트 라인의 충/방전 전류를 포함)에 대응하는 전류를 소비한다. 소비 전류를 P(y)라 하면, 하나의 메모리 셀에 대한 엑세스 소비 전류는 P(y)/4가 된다.
X 어드레스가 변경되고(Y 어드레스는 임의), 4 개의 메모리 셀에 대해 엑세 스하는 경우, 활성화 커맨드 및 프리차지 커맨드는 X 어드레스가 변경될 때마다 필요하다. X 어드레스를 변경하는 엑세스 방법의 경우, 소비 전류는 X 어드레스를 일정하게 엑세스하는 경우의 소비 전류의 4 배이고, 하나의 메모리 셀에 대한 엑세스의 전류 소비는 P(y)가 된다.
X 어드레스 우선 동작을 빈번하게 사용하는 시스템 및 응용의 경우, 얕은(페이지 수가 적은) Y 어드레스와 깊은 X 어드레스를 이용하는 메모리 디바이스가 효과적이다. 메모리 디바이스를 이용하는 어플리케니션 스텝 또는 시스템의 엑세스 방법에 따르면, X 어드레스 우선 동작과 Y 어드레스 우선 동작이 혼재한 경우가 있을 수 있다. 이 경우, 얕은 Y 어드레스를 사용하는 메모리 디바이스를 이용하면 엑세스 순서에 의해 엑세스 속도는 극도로 느려져서 속도의 향상을 방해한다. 한편, 얕은 X 어드레스를 사용하는 메모리 디바이스를 이용하면 전류 소비의 저감을 방해한다.
X 어드레스와 Y 어드레스의 깊이가 상이한 메모리 디바이스는 핀 배치 및 패키지 크기에 있어 표준 메모리 디바이스의 X 어드레스 및 Y 어드레스와는 다르며, 표준 메모리 디바이스로 바로 대체가 불가능하다. 이것은 메모리 디바이스를 실장할 기판 등이 다시 준비되지 않으면 않되므로 코스트 증대 및 개발 기간의 장기화를 초래한다.
X 어드레스 우선 동작과 같은 소비 전류가 큰 동작을 반복하면, 메모리 디바이스의 칩온도(접속 온도)는 상승할 수 있다. 이 경우, 칩온도의 상승에 의해 데이 터 유지 특성이 악화되어 리프레쉬 동작을 빈번하게 수행하지 않으면 않된다. 즉, 칩온도의 상승은 열화된 데이터 유지 특성과 빈번한 리프레쉬 동작에 기인한 소비 전류의 추가 증대를 초래한다. 클라이언트 시스템측의 제어(자기 리프레쉬 동작의 경우)와 무관하게 비동기로 데이터 유지 동작을 수행하는 경우, 리프레쉬 동작은 외부로부터의 엑세스에 응답하지 않는 비지(busy) 상태를 증가한다. 이것은 시스템의 성능을 저하한다(I/O 버스의 데이터 점유율을 저하한다).
따라서, 본 발명의 목적은 효율적인 엑세스 및 소비 전류의 저감을 도모할 수 있는 메모리 디바이스, 그의 내부 제어 방법, 시스템 및 시스템에 있어서의 메모리 수단의 제어 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 패키지를 변경하지 않고 소비 전류의 저감과 효율적인 엑세스를 도모할 수 있는 메모리 디바이스, 그의 내부 제어 방법, 시스템 및 시스템에 있어서의 메모리 수단의 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명은 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 디바이스를 제공한다. 어드레스맵 변경 유니트는 메모리 어레이에 동작 가능하게 결합되어 제1 어드레스를 발생하는 제1 어드레스 신호와 제2 어드레스를 발생하는 제2 어드레스 신호를 수신한다. 어드레스맵 변경 유니트는 제1 어드레스 신호와 제2 어드레스 신호 중 한 신호의 일부를 변경함으로써 논리 어드레스맵을 변경할 수 있다.
본 발명의 또 다른 실시예는 메모리 어레이를 포함하는 메모리 디바이스이다. 메모리 어레이는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리셀을 구비하고 있다. 어드레스 버퍼는 메모리 어레이에 동작 가능하게 접속되어 제1 어드레스를 발생하는 제1 어드레스 신호를 포함하는 복수의 어드레스 신호를 수신한다. 어드레스 제어 유니트는 어드레스 버퍼에 동작 가능하게 결합되어 제1 어드레스 신호가 입력될 때마다 논리 어드레스맵을 변경하는 엑세스 정보에 따라서 제1 어드레스 신호의 일부를 이용하여 제1 어드레스 또는 제2 어드레스를 발생한다.
본 발명의 또 다른 실시예는 메모리 어레이를 포함하는 메모리 디바이스이다. 메모리 어레이는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함한다. 어드레스 버퍼는 메모리 어레이에 동작 가능하게 접속되어 제1 어드레스를 발생하는 제1 어드레스 신호를 포함하는 복수의 어드레스 신호를 수신한다. 어드레스 신호 무효화 유니트는 어드레스 버퍼에 동작 가능하게 연결되어 제1 어드레스 신호가 입력될 때마다 논리 어드레스맵을 변경하는 엑세스 정보에 따라서 복수의 어드레스 신호의 적어도 일부를 무효화한다.
본 발명의 또 다른 실시예는 메모리 디바이스의 논리 어드레스맵을 변경하는 내부 제어 방법이다. 메모리 디바이스는 복수의 어드레스 신호에 따라서 발생되는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이를 구비하고 있다. 논리 어드레스맵은 제1 어드레스 및 제2 어드레스에 따라서 정의되고 메모리 어레이의 논리 형태를 나타낸다. 상기 방법은 복수의 어드레스 신호를 수신하는 단계와, 논리 어드레스맵을 변경하는 엑세스 정보를 수신하는 단계와, 복수의 어드레스 신호와 엑세스 정보에 따라서 제1 어드레스를 발생하는 복수의 제1 어드레스 신호를 발생하는 단계와, 복수의 어드레스 신호와 엑세스 정보에 따라서 제2 어드레스 신호를 발생하는 단계와, 복수의 제1 어드레스 신호의 일부와 복수의 제2 어드레스 신호의 일부 중 하나를 복수의 제1 어드레스 신호가 발생될 때마다 엑세스 정보에 따라서 무효화하는 단계를 포함한다.
본 발명의 또 다른 실시예는 메모리 디바이스와 제어 디바이스를 포함하는 시스템이다. 제어 디바이스는 메모리 디바이스에 동작 가능하게 접속되어 순간 순간의 엑세스 정보를 메모리 디바이스에 제공한다. 메모리 디바이스는 메모리 어레이를 포함한다. 메모리 어레이는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함한다. 어드레스 제어 회로는 메모리 어레이에 동작 가능하게 접속되어 엑세스 정보에 따라서 메모리 어레이의 논리 어드레스맵을 변경한다.
본 발명의 또 다른 실시예는 메모리 디바이스와 메모리 디바이스에 동작 가능하게 접속되어 메모리 디바이스를 제어하는 제어 장치를 포함하는 시스템에 있어서의 메모리 디바이스의 제어 방법이다. 메모리 디바이스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 상기 방법은 제어 장치로 하여금 순간 순간의 엑세스 정보를 메모리 디바이스에 공급하게 하는 단계와, 제어 장치로 하여금 엑세스 정보에 따라서 메모리 어레이의 논리 어드레스맵을 변경하게 하는 단계를 포함한다.
본 발명의 또 다른 실시예는 메모리 디바이스이다. 메모리 디바이스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 어드레스 버퍼는 메모리 어레이에 동작 가능하게 결합되며 복수의 어드레스 입력 단자를 갖고 있다. 어드레스 버퍼는 복수의 어드레스 입력 단자에서 외부 어드레스를 수신하여 제1 어드레스 및 제2 어드레스를 발생한다. 복수의 어드레스 입력 단자는 어느 것이나 다수의 비트의 비트인 M 비트의 제1 어드레스 또는 N 비트의 제2 어드레스 중 어느 하나에 대응하는 입력 단자를 가진다.
메모리 디바이스는 어드레스 무효화 회로 또는 어드레스 제어 회로를 더 구비하고 있다. 어드레스 제어 회로는 어드레스 버퍼에 동작 가능하게 접속되며 외부 어드레스의 일부분을 논리 어드레스맵을 변경하는 엑세스 정보에 따라서 제1 어드레스 또는 제2 어드레스로 대체한다. 어드레스 무효화 회로는 어드레스 버퍼에 동작 가능하게 접속되며 논리 어드레스맵을 변경하는 엑세스 정보에 따라서 외부 어드레스의 적어도 일부분을 무효화한다.
복수의 어드레스 입력 단자는 M 비트의 제1 어드레스 및 N 비트의 제2 어드레스를 동시에 수신하는 입력 단자를 가질 수 있다.
본 발명의 또 다른 실시예는 메모리 디바이스의 논리 어드레스맵을 변경하는 내부 제어 방법이다. 메모리 디바이스는 메모리 어레이의 논리 형태를 나타내는 논 리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와 제1 어드레스 또는 제2 어드레스를 발생하는 외부 어드레스를 수신하는 복수의 어드레스 입력 단자를 구비하고 있다. 복수의 어드레스 입력 단자는 M 비트의 제1 어드레스 또는 N 비트의 제2 어드레스(이들 비트는 어느 것이나 다수의 비트를 가짐) 중 어느 하나에 대응하는 입력 단자 또는 M 비트의 제1 어드레스와 N 비트의 제2 어드레스를 동시에 수신하는 입력 단자를 가진다. 상기 방법은 외부 어드레스를 수신하는 단계와, 논리 어드레스맵을 변경하는 엑세스 정보를 수신하는 단계를 포함한다.
상기 방법은 엑세스 정보에 따라서 외부 어드레스의 일부를 제1 어드레스 또는 제2 어드레스로 대체하는 단계 또는 엑세스 정보에 따라서 외부 어드레스의 적어도 일부를 무효화하는 단계를 더 포함한다.
본 발명의 또 다른 실시예는 메모리 디바이스와 이 메모리 디바이스에 동작 가능하게 결합되어 순간 순간의 엑세스 정보를 메모리 디바이스에 공급하는 제어 디바이스를 포함하는 시스템이다. 메모리 디바이스는 메모리 어레이, 복수의 어드레스 입력 단자, 어드레스 제어 회로를 구비하고 있다. 메모리 어레이는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하고 있다. 복수의 어드레스 입력 단자는 제1 어드레스 또는 제2 어드레스를 발생하는 외부 어드레스를 수신한다. 어드레스 제어 회로는 복수의 어드레스 입력 단자와 메모리 어레이에 동작 가능하게 접속된다. 어드레스 제어 회로는 외부 어드레스에 따라서 제1 어드레스를 발생하고 엑세스 정보에 따라서 메모리 어레이의 논리 어드레스맵을 변경한다. 어드레스 제어 회로는 제1 어드레스 발생 후 논리 어드레스맵의 변경에 따라서 소정 비트수의 증가 어드레스를 발생한다.
본 발명의 또 다른 실시예는 메모리 디바이스 및 제어 장치를 포함하는 시스템에 있어서의 메모리 디바이스의 제어 방법이다. 제어 장치는 메모리 디바이스에 동작 가능하게 접속되며 순간 순간의 엑세스 정보를 메모리 디바이스에 공급한다. 메모리 디바이스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스와 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이를 포함하고 있다. 상기 방법은 제어 장치로 하여금 순간 순간의 엑세스 정보에 따라서 메모리 어레이의 논리 어드레스맵을 변경하게 하고 제1 어드레스 발생 후 논리 어드레스맵의 변경에 따라 소정 비트수의 증가 어드레스를 발생하게 하는 단계를 포함한다.
본 발명의 또 다른 실시예는 메모리 어레이를 포함하는 메모리 디바이스이다. 메모리 어레이는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 매트릭스 형태로 정렬된 복수의 메모리 셀을 포함한다. 복수의 어드레스 입력 단자는 복수의 어드레스 신호를 수신하여 제1 어드레스 또는 제2 어드레스를 발생한다. 엑세스 정보 수신 회로는 논리 어드레스맵을 변경하는 엑세스 정보를 수신한다. 어드레스 제어 유니트는 복수의 어드레스 입력 단자와 엑세스 정보 수신 회로에 동작 가능하게 접속된다. 어드레스 제어 유니트는 엑세스 정보에 응답하여 복수의 어드레스 입력 단자 중 적어도 하나 로부터 공급될 어드레스 변경 신호에 따라서 제1 어드레스의 깊이와 제2 어드레스의 깊이 중 적어도 하나를 변경한다.
본 발명의 또 다른 실시예는 메모리 어레이를 포함하는 메모리 디바이스이다. 메모리 어레이는 메모리 어레이의 논리 상태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함한다. 복수의 어드레스 입력 단자는 복수의 어드레스 신호를 수신하여 제1 어드레스 또는 제2 어드레스를 발생한다. 어드레스 변경 단자는 어드레스 변경 신호를 수신하여 제1 어드레스의 깊이와 제2 어드레스의 깊이 중 적어도 하나를 변경한다. 엑세스 정보 수신 회로는 엑세스 정보를 수신하여 논리 어드레스맵을 변경한다. 어드레스 제어 유니트는 복수의 어드레스 입력 단자와 엑세스 변경 단자에 동작 가능하게 접속된다. 어드레스 제어 유니트는 엑세스 정보에 응답하여 어드레스 변경 신호에 따라서 제1 어드레스의 깊이와 제2 어드레스의 깊이 중 적어도 하나를 변경한다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 설명하기로 한다.
도면에서 동일 참조 부호는 동일 구성 요소를 지칭한다.
각 실시예의 다음의 설명에서, 워드선 WL을 선택하는 어드레스를 "로우(X) 어드레스(제1 어드레스)", 비트선(컬럼선) BL을 선택하는 어드레스를 "컬럼(Y) 어드레스(제2 어드레스)"라 한다. 도 4, 도 5 및 도29는 편의상 정상적으로 그려진 한 도면에 대해서 90 도로 회전한 메모리 디바이스를 도시한다.
도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 대해서 설명하기로 한다.
도 3은 모듈(10)의 개략 구성도이다.
모듈(10)은 MCM(멀티칩 모듈)이고 CPU(11) 및 메모리 디바이스(12)를 포함한다. CPU(11) 및 메모리 디바이스(12)는 기판(13) 위에 실장된다. 메모리 디바이스(12)에 접속된 CPU(11)는 메모리 디바이스(12)에 엑세스한다.
CPU(11)는 엑세스 개시 전 한 번 또는 수시 엑세스 형태 정보를 메모리 디바이스(12)에 부여한다. 메모리 디바이스(12)는 엑세스 형태 정보에 따라서 논리 어드레스맵을 변경하는 기능을 가진다. 특히, 메모리 디바이스(12)는 외부 디바이스(CPU(11))로부터 인가된 엑세스 형태 정보, X(로우) 어드레스 및 Y(컬럼) 어드레스에 응답하여 논리 어드레스맵을 변경한다. CPU(11)는 메모리 디바이스(12)의 논리 어드레스맵을 제어하는 메모리 제어기로서 기능한다.
논리 어드레스맵은 X 어드레스와 Y 어드레스의 깊이에 의해서 결정된다. 메모리 셀 어레이의 용량은 일정하다. 따라서, 메모리 디바이스(12)는 X 어드레스의 깊이와 Y 어드레스의 깊이를 상보적으로 변경한다. 메모리 디바이스(12)는 외부 어드레스 단자를 가지며, 이 외부 어드레스 단자에는 X 어드레스의 최소값과 Y 어드레스의 최대값을 각각 지정하기 위해 필요한 비트수를 가진 어드레스 신호가 입력된다.
예컨대, 128 M비트의 용량을 가진 메모리 디바이스(32 I/O, 4 뱅크 구성)에 있어서, 일반적으로(표준 규격에 따른) 각 뱅크는 하나의 I/O에 대해 1 MB의 메모 리 셀을 가진다. 메모리 셀은 8 비트 Y 어드레스로 선택된 복수(256) 비트 라인과 12 비트 X 어드레스로 선택된 복수(4096) 워드선을 갖는 어레이 형태로 배치된다. SDRAM과 같은 메모리 디바이스는 어드레스 멀티플렉스 시스템에서 X 어드레스 및 Y 어드레스를 수신한다. 통상의 메모리 디바이스는 12 어드레스 핀을 구비하여 12 비트 X 어드레스를 수신하고 12 어드레스 핀 중 8 개로부터 Y 어드레스를 수신한다.
이와는 대조적으로, 제1 실시예에 따른 메모리 디바이스(12)는 논리 어드레스맵에 따라서 X 어드레스의 깊이와 Y 어드레스의 깊이를 변경한다.
도 4는 일반적인 메모리 디바이스의 논리 어드레스맵과 유사한 논리 어드레스맵(제1 맵)을 가진 제1 메모리 어레이 M1를 도시하고 있다. 도 5는 도 4의 것들 보다 깊은 X 어드레스와 얕은 Y 어드레스를 가진 논리 어드레스맵(제2 맵)을 가진 제2 메모리 어레이 M2를 도시하고 있다.
제1 메모리 어레이 M1에 있어서, 논리 어드레스맵에서 X 어드레스의 깊이는 2m(논리 워드선의 수는 2m)이고, Y 어드레스의 깊이는 2n(논리 워드선의 수는 2n)이다. 도 4에서, 2m는 "2**m"로 표시되고 있다. 제2 메모리 어레이 M2에 있어서, 논리 어드레스맵에서 X 어드레스의 깊이는 2m+1(논리 워드선의 수는 2m+1)이고, Y 어드레스의 깊이는 2n-1(논리 워드선의 수는 2n-1)이다.
제1 메모리 어레이 M1에서, 2m 워드선 중 논리적인 하나가 선택되어 활성화 된다. 선택된 워드선에 연결된 2n 메모리셀 내의 정보는 관련 감지 증폭기에 의해 증폭되어 유지된다.
제2 메모리 어레이 M2에 있어서, 2m+1 워드선 중 논리적인 하나가 선택되어 활성화된다. 2n-1 메모리셀 내의 정보는 관련 감지 증폭기에 의해 증폭되어 유지된다.
Y 방향의 랜덤 엑세스 요청에 응답하여, 외부 디바이스로부터 공급되는 Y 어드레스에 따라서 임의의 메모리 셀 정보에 대해 엑세스한다.
제1 메모리 어레이 M1의 경우(도 4), 메모리 디바이스(12)는 외부 디바이스로부터 공급된 제1(점으로 표시) 제1 선두 Y 어드레스 Y1와 버스트 길이에 따른 순서로 4 개의 내부 Y 어드레스 신호를 발생한다. 메모리 디바이스(12)는 내부 Y 어드레스 신호로 선택된 메모리 셀에 대하여 외부 장치로 연속해서 시리얼 엑세스한다.
다음에, 메모리 디바이스(12)는 제2 선두 Y 어드레스 신호 Y2에 따른 순서로 4 개의 Y 어드레스 신호(Y2+0, Y2+1, Y2+2, Y2+3)를 발생하고 연속해서 내부 Y 어드레스 신호로 선택된 메모리 셀에 대하여 외부 장치로 시리얼 엑세스한다.
또한, 메모리 디바이스(12)는 제3 선두 Y 어드레스 신호 Y3에 따른 순서로 4 개의 Y 어드레스 신호(Y3+0, Y3+1, Y3+2, Y3+3)를 발생하고 연속해서 내부 Y 어드레스 신호로 선택된 메모리 셀에 대하여 외부 장치로 시리얼 엑세스한다.
시리얼 엑세스에 있어서, 동일(공통) X 어드레스를 가진 개개의 선두 어드레 스 Y1, Y2, Y3에 대한 엑세스를 "랜덤 엑세스 베이스 페이지 동작"이라 한다. 각각의 선두 어드레스 Y1, Y2, Y3에 대하여 가산((+0, +1, +2, +3)까지)된 Y 어드레스에 대한 엑세스를 "버스트 연산"이라 한다. (버스트 연산은 1, 2. 4, 8 등의 버스트 길이를 가지며, 버스트 길이가 4인 경우에 대한 설명이 주어진다.)
X 어드레스가 변경되는 경우, 메모리 디바이스(12)는 한번 프리차지(등화)되고, 변경된 X 어드레스에 대응하는 워드선이 선택되어 활성화된다. Y 어드레스에 대응하는 비트선에 접속된 메모리 셀들에 대해서 엑세스 된다. 페이지 동작을 3 회(3 ×4 = 12 엑세스)에서 종료하고 있지만, 페이지 동작을 최대 2n/4(2n 엑세스)회까지 수행할 수 있다.
제2 메모리 어레이 M2의 경우(도 5), 메모리 디바이스(12)는 외부 디바이스로부터 공급된 제1(괄호로 표시) Y 어드레스 Y1와 버스트 길이에 따른 순서로 4 개의 내부 Y 어드레스 신호(Y1+0, Y1+1, Y1+2, Y1+3)를 발생한다. 메모리 디바이스(12)는 내부 Y 어드레스 신호에 의해서 선택된 메모리 셀에 대해서 연속해서 외부 디바이스와 시리얼 엑세스를 행한다.
X 어드레스가 변경되는 경우, 메모리 디바이스(12)는 프리차지(등화) 동작을 한번 수행한 다음, 변경된 X 어드레스에 대응하는 워드선을 선택하여 활성화한다. 메모리 디바이스(12)는 제2의 Y 어드레스 Y2에 따른 순서로 4 개의 내부 Y 어드레스 신호(Y2+0, Y2+1, Y2+2, Y2+3)를 발생하고, 연속해서 내부 Y 어드레스 신호에 의해서 선택된 메모리 셀에 대해서 외부 장치와 시리얼 엑세스를 행한다.
X 어드레스가 추가 변경되는 경우, 메모리 디바이스(12)는 프리차지(등화) 동작을 한번 수행한 다음, 변경된 X 어드레스에 대응하는 워드선을 선택하여 활성화한다. 메모리 디바이스(12)는 제3의 Y 어드레스 Y3에 따른 순서로 4 개의 내부 Y 어드레스 신호(Y3+0, Y3+1, Y3+2, Y3+3)를 발생하고, 연속해서 내부 로우 어드레스 신호에 의해서 선택된 메모리 셀에 대해서 외부 장치와 시리얼 엑세스를 행한다. 페이지 연산은 1 회(4 엑세스)에 종료하고 있지만, 페이지 연산은 최대 2n/4(2n 엑세스)회까지 수행될 수 있다.
제1 메모리 어레이 M1와 제2 메모리 어레이 M2에 있어서의 I/O 버스의 점유율을 고려하기로 한다. 제1 메모리 어레이 M1에서, 하나의 X 어드레스에 대해 가능한 시리얼 엑세스의 최대수는 2n이고, I/O 버스의 점유율을 높이는 것이 가능하다. 제2 메모리 어레이 M2에서, 하나의 X 어드레스에 대해 가능한 시리얼 엑세스의 수는 제1 메모리 어레이 M1의 절반이거나 2n-1이므로, I/O 버스의 점유율은 제1 메모리 어레이 M1의 것보다 낮은 점유율로 제한될 수 있다.
제1 메모리 어레이 M1와 제2 메모리 어레이 M2에 있어서의 소비 전류에 대해서 고려하기로 한다. 각각의 메모리 어레이 M1 또는 M2에서의 소비 전류는 워드선의 활성화 및 감지 증폭기의 활성화에 의한 충/방전 전류에 대응한다.
제1 메모리 어레이 M1가 1 회 프리차지될 때, 감지 증폭기 및 워드선을 활성화하는 데 필요한 소비 전류를 P라고 하자. 이 때, 제2 메모리 어레이 M2가 프리차지될 때 워드선과 감지 증폭기를 활성화하는 데 필요한 소비 전류는 P/2이다. 제1 메모리 어레이 M1가 X 어드레스 우선 동작을 수행할 때의 소비 전류에 대해서 고려 하기로 한다. 버스트 길이가 4, 페이지 동작 1회(4 엑세스)로 도 6a에 도시한 바와 같이 X 어드레스를 변경하면서 엑세스가 행해지면, 1회의 엑세스 당 워드선과 감지 증폭기를 활성화하는 데 필요한 평균 소비 전류는 P/4(=P ÷4)이다. 제2 메모리 어레이 M2가 도 6B에 도시한 바와 같이 동작되면, 1 회의 엑세스 당 워드선과 감지 증폭기를 활성화하는 데 필요한 평균 소비 전류는 P/8(= (P/2) ÷4)이다. 페이지의 일부분 만을 이용하는 제2 메모리 어레이 M2는 제1 메모리 어레이 M1 비해 소비 전류의 효율이 좋다. 도 6a 및 도 6b에 도시한 (1), (2) 등은 개개의 페이지 동작의 개시점을 나타낸다.
Y 어드레스(페이지)에 우선권이 주어지는 동작으로 메모리 디바이스(12)에 엑세스하는 경우, 제1 메모리 어레이 M1의 논리 어드레스맵을 이용하여 I/O 버스의 고점유율을 얻을 수가 있다. 한편, X 어드레스에 우선권이 주어지는 동작으로 메모리 디바이스(12)에 엑세스하는 경우, 제2 메모리 어레이 M2의 논리 어드레스맵을 이용하여 소비 전류의 고효율성을 얻을 수 있다.
도 1은 메모리 디바이스(SDRAM)(12)의 개요를 설명하는 개략 블록도이다.
SDRAM(12)은 클록 버퍼(21), 커맨드 디코더(22), 어드레스 버퍼(23), 입출력(I/O) 버퍼(24), 제어 신호 래치(25), 모드 레지스터(26), 어드레스 발생 회로(27), 기록/판독(I/O) 제어 회로(28), DRAM 코어(29)를 구비하고 있다.
클록 버퍼(21)는 외부 디바이스로부터 클록 인에이블 신호 CKE와 외부 클록 신호 CLK를 수신하여 신호 CKE 및 신호 CLK에 따라 내부 클록 신호 CLK1를 발생한다. 내부 클록 신호 CLK1는 내부 회로에 공급된다.
커맨드 디코더(22)는 내부 클록 신호 CLK1(CLK)에 응답하여 외부 디바이스로부터 외부 커맨드 COM을 수신한다. 외부 커맨드 COM은 제1 실시예에 있어서 칩선택 신호 /CS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE, 로우 어드레스 스트로브 신호 /RAS로 구성되어 있다. 커맨드 디코더(22)는 내부 클록 신호 CLK1에 응답하여 신호 /CAS, /WE, /CS, /RAS의 상태(H 레벨 또는 L 레벨)로부터 기록 커맨드, 판독 커맨드, 리프레쉬 커맨드 등의 각종 커맨드를 디코드한다. 커맨드 디코더(22)는 내부 커맨드, 인에이블 신호 등으로서 각종 디코드된 커맨드를 어드레스 버퍼(23), I/O 버퍼(24), 제어 신호 래치(25), 모드 레지스터(26), I/O 제어 회로(28)에 공급한다.
버퍼 기능과 래치 기능을 가진 어드레스 버퍼(23)는 커맨드 디코더(22)로부터의 내부 커맨드에 따라서 외부 디바이스로부터 어드레스 신호 A0 내지 A12 및 뱅크 어드레스 신호 BA0 및 BA1를 수신한다. 어드레스 버퍼(23)는 어드레스 신호 A0 내지 A12 및 뱅크 어드레스 신호 BA0 및 BA1를 증폭하여 어드레스 데이터를 발생한다. 어드레스 버퍼(23)는 어드레스 데이터를 래치하여 어드레스 데이터를 제어 신호 래치(25), 모드 레지스터(26), 어드레스 발생 회로(27)에 공급한다.
메모리 디바이스와 실질적으로 메모리 용량이 같은 표준 메모리 디바이스는 12 비트 어드레스 신호 A0-A11 및 2 비트 뱅크 어드레스 신호 BA0 및 BA 1에 따라 동작한다. 그러므로, 메모리 디바이스는 표준 메모리 디바이스와 비교하여 가외의 1 비트 어드레스 신호 A12를 수신한다.
I/O 버퍼(24)는 커맨드 디코더(22)로부터의 인에이블 신호에 따라서 활성화되고 외부 디바이스로부터 마스크 제어 신호 DQM와 기록 데이터 DQ0 내지 DQ31를 수신한다. I/O 버퍼(24)는 내부 클록 신호 CLK1에 응답하여 기록 데이터 DQ0 내지 DQ31를 I/O 제어 회로에 공급한다. I/O 버퍼(24)는 내부 클록 신호 CLK1에 응답하여 I/O 제어 회로(28)로부터 기록 데이터 DQ0 내지 DQ31를 수신하고 기록 데이터 DQ0 내지 DQ31를 외부 디바이스에 공급한다. I/O 버퍼(24)는 마스크 제어 신호 DQM에 응답하여 기록 데이터 DQ0 내지 DQ31를 마스크한다.
제어 신호 래치(25)는 커맨드 디코더(22)로부터 내부 커맨드를, 어드레스 버퍼(23)로부터 어드레스 데이터를 수신한다. 내부 커맨드 및 어드레스 데이터에 따라서, 제어 신호 래치(25)는 제어 신호를 발생하여 각종 동작(기록 데이터의 기록, 판독 데이터의 판독, 리프레쉬, 자기 리프레쉬 등)을 제어하고 제어 신호를 DRAM 코어(29)에 공급한다.
모드 레지스터(26)는 커맨드 디코더(22)로부터 내부 커맨드(모드 레지스터 설정 커맨드)를, 어드레스 버퍼(23)로부터 어드레스 데이터를 수신한다. 내부 커맨드 및 어드레스 데이터에 따라서, 모드 레지스터(26)는 DRAM 코어(29)에 대한 동작 모드를 유지한다. 모드 레지스터(26)는 보유 모드의 정보에 따라서 제어 신호를 발생한다.
모드 레지스터(26)에서의 모드의 정보는 엑세스 형태 정보를 포함한다. 엑세 스 형태 정보는 DRAM 코어(29)의 논리 어드레스맵을 나타낸다. 모드 레지스터(26)는 엑세스 형태 정보에 따라서 어드레스 구성 선택 신호를 발생하고 어드레스 구성 선택 신호를 어드레스 발생 회로(27)에 공급한다.
어드레스 발생 회로(27)는 어드레스 버퍼(23)로부터 어드레스 신호 A0-A12에 따라 어드레스 데이터를 수신한다. 어드레스 발생 회로(27)는 모드 레지스터(26)의 모드, 어드레스 구성 선택 신호, DRAM 코어(29)의 순간 순간의 논리 어드레스맵에 따라서 로우 어드레스 데이터 및 컬럼 어드레스 데이터를 발생하고 그 어드레스 데이터를 DRAM 코어(29)에 공급한다. 어드레스 발생 회로는 모드 레지스터(26)에서 설정된 버스트 길이에 따라서 증가된 입력 어드레스인 컬럼 어드레스를 자동적으로 발생한다.
I/O 제어 회로(28)는 커맨드 디코더(22)로부터의 내부 커맨드에 따라서 데이터의 입출력을 제어한다. I/O 제어 회로(28)는 I/O 버퍼(24)로부터의 기록 데이터(32 비트)를 DRAM 코어(29)로 내보내고 DRAM 코어(29)로부터의 판독 데이터(32 비트)를 I/O 버퍼(24)로 내보낸다.
DRAM 코어(29)는 복수의(이 실시예에서는 4 개) 뱅크로 구성되며, 각각의 뱅크는 제어 신호 래치(25)로부터 제어 신호를, 어드레스 발생 회로(27)로부터 컬럼 어드레스 데이터 및 로우 어드레스 데이터를 수신한다. 어드레스 버퍼(23)는 DRAM 코어(29)의 뱅크 수에 대응하는 뱅크 어드레스 신호 BA0 및 BA1를 수신한다. 제어 신호 래치(25) 및 어드레스 발생 회로(27)는 각 뱅크 마다 설치되어 있다.
DRAM 코어(29)는 내장된 메모리 셀 어레이에 대해서 기록 데이터의 기록, 판독 데이터의 판독, 리프레쉬, 자기 리프레쉬 등의 각종 처리를 실행한다. DRAM 코어(29)는 I/O 버퍼(24)에 입력된 기록 데이터 DQ0 내지 DQ31를 제어 신호 및 어드레스 데이터에 따라서 소정의 어드레스의 메모리 셀 내에 기록한다.
도 2는 엑세스 형태 정보에 따라서 논리 어드레스맵을 변경하는 기능을 설명하는 원리도이다.
메모리 디바이스(12)는 어드레스 구성 선택 회로(30), 전환 스위치(31), 로우 회로(32), 컬럼 회로(33), 제1 및 제2 디코더(34,35), 메모리셀 어레이(메모리 어레이(36)를 포함한다. 어드레스 구성 선택 회로(30)는, 예컨대 도 1의 커맨드 디코더(22) 및 모드 레지스터(26)를 포함한다. 전환 스위치(31), 모드 레지스터(32), 컬럼 회로(33)는, 예컨대 도 1의 어드레스 발생 회로(27)에 포함되며, 제1 및 제2 디코더(34,35)와 메모리 셀 어레이(36)는, 예컨대 DRAM 코어(29)에 포함된다. 그 구성은 필요에 따라 변경 가능하다. 메모리 디바이스(12)는 어드레스 구성 선택 회로(30)를 별도로 설치한 구성을 가질 수 있다.
어드레스 구성 선택 회로(30)는 복수의 제어 신호 및 복수의 어드레스 신호를 수신한다. 이 때 어드레스 구성 선택 회로(30)는 복수의 제어 신호에 따라서 외부적으로 공급된 커맨드를 해석한다. 커맨드가 논리 어드레스맵을 변경하기 위한 커맨드인 경우, 어드레스 구성 선택 회로(30)는 어드레스 신호에 따라서 논리 어드레스맵을 변경하는 어드레스 구성 선택 신호(이후, 간단히 "선택 신호"라 함) ASS를 발생하고, 선택 신호 ASS를 전환 스위치(31)와 제1 및 제2 디코더(34,35)에 공 급한다.
전환 스위치(31)는 전환 어드레스 신호와 선택 신호 ASS를 수신한다. 선택 신호 ASS에 따라서, 전환 스위치(31)는 전환 어드레스 신호를 로우 회로(32) 또는 컬럼 회로(33)에 공급한다. 전환 어드레스 신호는 메모리 디바이스(12)와 동일한 메모리 용량을 가진 표준 메모리 디바이스에 공급될 외부 어드레스 신호에 부가되는 외부 어드레스 신호이다. 도 1의 메모리 디바이스(12)의 경우, 외부 어드레스 신호 A12는 전환 어드레스 신호와 같다. 메모리 디바이스(12)는 외부 어드레스 신호 A12를 엑세스 형태 정보에 응답해서 로우 회로(32) 또는 컬럼 회로(33)에 공급한다.
로우 회로(32)는 공급된 어드레스 신호에 따라 X 어드레스 신호를 발생하고 X 어드레스 신호를 제1 (X)디코더(34)에 공급한다. 컬럼 회로(33)는 공급된 어드레스 신호에 따라서, Y 어드레스 신호를 발생하고 Y 어드레스 신호를 제2 (Y)디코더(35)에 공급한다.
X 디코더(34)는 공급된 X 어드레스 신호를 디코드하고 워드선 선택 신호를 발생하여 X 어드레스 신호에 대응하는 워드선을 선택한다. X 디코더(34)는 워드선 선택 신호를 메모리 셀 어레이(36)에 공급한다. 선택 가능한 워드선의 수는 선택될 논리 어드레스맵에 따라서 가변하며 도 5에 도시한 바와 같이 제1 실시예에 있어서 어드레스 신호 A0-A12(도 1)에 의해 최대 2m+1(m = 12)으로 된다. X 디코더(34)는 선택 신호를 발생하여 2m+1 워드선 중 하나를 선택한다.
X 디코더(34)는 클램프 회로(34a)를 포함한다. 클램프 회로(34a)는 논리 어드레스맵이 필요로 하지 않는 어드레스 신호를 무효화하도록 설치된다.
도 4에 도시한 제1 논리 어드레스맵(제1 메모리 어레이 M1)을 선택하는 경우, 2m 워드선 중 하나를 선택하는 워드선 선택 신호는 어드레스 신호 A0-Am에 따라서 발생된다. 도 5에 도시한 제2 논리 어드레스맵(제2 메모리 어레이 M2)을 선택하는 경우, 2m+1 워드선 중 하나를 선택하는 워드선 선택 신호는 어드레스 신호 A0-A m+1에 따라서 발생된다.
제1 메모리 어레이 M1를 선택한 경우, 클램프 회로(34a)는 어드레스 신호 Am+1를 수신하는 회로부의 동작을 안정화하기 위해(실제로 논리 어드레스맵에 따른 복수의 서브 워드선을 동시에 선택하기 위해) 입력 어드레스 신호 Am+1를 클램프한다.
클램프 회로(34a)는 X 디코더(34)의 압축율을 변경하기 위해 소정의 어드레스 신호를 무효화한다.
선택될 워드선의 수는 구동되는 서브 워드선의 수를 동시에 변경함으로써 변경된다. 메모리 셀 어레이(36)는 X 디코더(34)에 의해서 생성되는 워드선 선택 신호에 의해서 구동되는 메인 워드선과, 복수의 게이트를 통해 워드선에 접속되며 메인 워드선을 구동함으로써 2차적으로 구동되는 서브 워드선을 포함한다. 예컨대, 서브 워드선은 각 컬럼 블록 마다 설치되어 있다. 메인 워드선을 구동하면, 그 구 동에 응답하는 게이트는 관련 서브 워드선을 구동한다. 따라서, 서브 워드선을 구동하는 게이트에 의해 메인 워드선의 구동과 엑세스 형태 정보와의 논리 연산을 수행하여 구동하는 서브 워드선의 수를 엑세스 형태 정보에 대응시킨다. 이것에 의해 엑세스 형태 정보에 따라서 논리 어드레스맵이 실질적으로 변경 가능하다.
Y 디코더(35)는 공급된 Y 어드레스 신호를 디코드하고, 비트선 선택 신호를 발생하여 Y 어드레스 신호에 대응하는 비트선을 선택하고 비트선 선택 신호를 메모리 셀 어레이(36)에 공급한다. 선택 가능한 비트선의 수는 선택될 논리 어드레스맵에 따라 가변하며 제1 실시예에서 어드레스 신호 A0-A7(도 1)에 의해 최대 2n (n=8)이 된다. Y 디코더(35)는 선택 신호를 생성하여 2n 비트선 중 하나를 선택한다. Y 디코더(35)는 클램프 회로(35a)를 포함하고 있다. 클램프 회로(35a)는 논리 어드레스맵이 필요로 하지 않는 어드레스 신호를 무효화하기 위해 설치된다.
도 4에 도시한 논리 어드레스맵(제1 메모리 어레이 M1)이 선택되는 경우, 2n 비트선 중 하나를 선택하는 선택 신호가 어드레스 신호 A0-An-1에 따라 발생된다. 도 5에 도시한 논리 어드레스맵(제2 메모리 어레이 M2)이 선택되면, 2n-1 비트선(실제로 2n 비트선 중 2개의 비트선) 중 하나를 선택하는 비트선 선택 신호가 어드레스 신호 A0-An-2에 따라 발생된다.
제2 메모리 어레이 M2가 선택되면, 클램프 회로(35a)는 어드레스 신호 Am-1를 수신하는 회로부의 동작을 안정화하기 위해(실제로 논리 어드레스맵에 따른 복수의 비트선을 동시에 선택하기 위해) 입력 어드레스 신호 Am-1를 클램프한다.
예컨대, 4 개의 비트 라인이 접속되는 Y 디코더(35)는 2 비트 어드레스 신호 A0 및 A1에 따라서 4 개의 비트선 중 하나를 선택한다. Y 디코더(35)에 접속되는 라인수에 대하여 선택되는 라인수를 압축율이라 한다. 이 경우 Y 디코더(35)의 압축율은 1/4이다.
클램프 회로(35a)는 어드레스 신호(예, A1) 중 하나를 소정 레벨(디코더가 NAND 논리를 사용하는 형태인 경우 H 레벨, 디코더가 NOR 논리를 사용하는 형태인 경우 L 레벨)로 고정하여 그 어드레스 신호를 무효화한다. 이 경우, Y 디코더(35)는 1 비트 어드레스 신호 A0에 의해 접속된 4 개의 비트선 중 2 개를 선택한다. 이 경우, Y 디코더(35)의 압축율은 1/2이다.
도 7은 제1 메모리 어레이 M1(도 4를 참조)에 대응하는 선택과 메모리셀 어레이(36)의 구성을 도시하는 예증의 도면이다.
메모리 셀 어레이(36)는 2m 워드선과 2n 비트선의 어레이로 정렬된 복수의 셀(37)과 각각의 비트선에 접속된 감지 증폭기(38)를 가진다. X 어드레스 신호 XA〈0:m〉(어드레스 신호 A0-A11)의 논리에 따라서, X 디코더(34)(도 2)는 복수의 워드선 중 하나를 활성화한다. 선택된 워드선에 접속된 2n셀에 대응하는 2n 감지 증폭기(38)가 활성화된다. 이 때, 셀정보는 관련 감지 증폭기(38)에서 2n 셀(37)로부터 판독된다.
Y 어드레스 신호 YA〈0:n〉(어드레스 신호 A0-A7)의 논리에 따라서, Y 디코더(35)(도 2)는 복수의 감지 증폭기(38) 중 하나를 도시되지 않은 데이터 버스선에 연결한다. 판독 또는 기록 동작은 데이터 버스선에 접속된 감지 증폭기(38)를 통해 선택된 셀(37)에서 수행된다.
도 8은 제2 메모리 어레이 M2(도 5를 참조)에 대응하는 선택과 메모리 셀 어레이(36)의 구성을 도시하는 예증의 도면이다.
메모리 셀 어레이(36)는 어드레스 신호 XAm+1에 의해서 각각 선택되는 2 개의 컬럼 블록으로 분할된다. 각 블록은 2m 서브 워드선과 2n-1 감지 증폭기를 가진다. 메모리 셀 어레이(36)는 실질적으로 동일 X 어드레스에 의해 선택되고 도 7의 하나의 워드선과 같은 2 개의 서브 워드선을 갖고 있다.
X 어드레스 신호 XA〈0:m+1〉(어드레스 신호A0-A12)의 논리에 따라서, X 디코더(34)는 복수의 서브 워드선 중 하나를 활성화한다. 선택된 서브 워드선에 접속된 2n-1셀(37)에 대응하는 2n-1 감지 증폭기(38)가 활성화된다. 이 때, 셀정보는 관련 감지 증폭기(38)에서 2n-1 셀(37)로부터 판독된다. Y 어드레스 신호 YA〈0:n-1〉(어드레스 신호 A0-A6)의 논리에 따라서, Y 디코더(35)는 복수의 감지 증폭기(38) 중 하 나를 도시되지 않은 데이터 버스선에 접속한다. 판독 및 기록 동작은 데이터 버스선에 접속된 감지 증폭기(38)를 통해 선택된 셀(37)에서 수행된다.
따라서, 도 7에 도시한 메모리셀 어레이(36)에서, 하나의 X 어드레스에 따라 활성화되는 워드선에 접속된 2n 셀(37)로부터의 셀정보는 개개의 감지 증폭기(38)에서 래치된다. 그러므로, 하나의 X 어드레스에 의해서 선택되는 셀(37)에 대한 엑세스는 Y 어드레스를 지정함으로써 간단히 실행되어, 엑세스 시간은 단축되고 소비 전류는 저감된다.
도 8에 도시한 논리 어드레스맵에 대응하는 메모리 셀 어레이(36)에서, 하나의 활성화 서브 워드선에 접속된 2n-1 셀(37)로부터의 셀정보는 개개의 감지 증폭기(38)에서 래치된다. 활성화될 서브 워드선은 도 7의 워드선의 길이의 절반이다. 활성화될 감지 증폭기(38)의 수는 도 7에 도시한 경우의 1/2이다. 하나의 X 어드레스에 의해서 엑세스 가능한 셀(37)의 수는 도 7에 도시한 메모리 셀 어레이(36)의 엑세스 가능한 셀(37) 수의 1/2이며, 그에 따라 소비 전류량도 1/2이 된다.
도 8에서, 메모리 셀 어레이(36)를 구성하는 2 개의 컬럼 블록 중 하나는 확장된 X 어드레스 신호 XAm+1에 의해서 선택된다. 전환 스위치(31)는 X 어드레스 신호 XAm+1를 로우 회로(32)에서 컬럼 회로(33)로 공급하도록 전환할 수 있다. 외부 디바이스로부터 주어지는 X 어드레스 신호 XAm+1를 이용하여 비트선을 선택한다. 즉, 메 모리 디바이스(12)에서 컬럼 블록은 X 어드레스 신호 XAm+1에 따라서 선택되고, 비트선과 감지 증폭기(38)는 Y 어드레스 신호 YA〈0:n-1〉에 따라서 선택된 컬럼 블록에서 선택된다. 선택된 컬럼 블록에서, 서브 워드선은 X 어드레스 신호 XA〈0:m〉에 따라서 선택된다.
제1 실시예에 따른 메모리 디바이스(12)는 다음의 효과를 가진다.
(1) 메모리 디바이스(12)는 논리 어드레스맵을 변경 가능하다. CPU(1)는 엑세스 형태에 따라서 메모리 디바이스(12)의 논리 어드레스맵을 제어한다. 따라서, 엑세스 형태에 따라서 효율적인 메모리 엑세스를 수행하는 것이 가능하다.
(2) 메모리 디바이스(12)에서, X 어브레스 신호의 일부를 이용하여 활성화되는 감지 증폭기(38)의 수는 논리 어드레스맵에 따라서 변경된다. 그러므로 소비 전류는 저감될 수 있다.
(3) 논리 어드레스맵에 따라서, 외부 디바이스로부터 공급되는 어드레스 신호의 일부는 X 어드레스를 선택하는 신호에서 Y 어드레스를 선택하는 신호로 또는 그 역으로 변경된다. 그러므로, 논리 어드레스맵을 용이하게 변경 가능하다.
(4) 어드레스 구성의 설정은 모드 레지스터 설정 커맨드에 의해서 변경된다. 그 결과 전용의 단자를 설계할 필요가 없고 메모리 디바이스(12)의 형상 증대를 억압 가능하다.
제1 실시예는 다음의 형태로 변경 가능하다.
도 9에 도시한 바와 같이, 전환 스위치(31)와 제1 및 제2 디코더(34,35)는 외부 디바이스로부터 공급되는 엑세스 형태 정보를 수신 가능하며, 수신된 정보에 직접 응답하여 논리 어드레스맵을 변경 가능하다.
다음에는 도10 내지 도 12를 참조하여 본 발명의 제2 실시예에 대해서 설명하기로 한다.
도 10은 제2 실시예에 따른 메모리 디바이스(40)의 개략 블록도이다.
메모리 디바이스(40)는 커맨드 발생 회로(41), 모드 레지스터(42), 어드레스 발생 회로(43)를 포함한다. 커맨드 발생 회로(41)는, 예컨대 도 1에 도시한 클록 버퍼(21) 및 커맨드 디코더(22)를 포함한다. 메모리 디바이스(40)의 회로는 논리 어드레스맵을 변경하는 기능을 갖는 한 필요에 따라 수정 가능하다.
클록 단자 및 커맨드 단자에 접속되는 커맨드 발생 회로(41)는 도 1에 도시한 클록 신호 CLK 및 외부 커맨드 COM(신호 /CAS, /WE, /CS, /RAS; 도 1을 참조)를 수신한다. 클록 신호 CLK에 응답하여, 커맨드 발생 회로(41)는 신호 /CAS, /WE, /CS, /RAS에 따라서 각종 커맨드를 디코드한다. 커맨드 발생 회로(41)는 디코드된 커맨드가 판독/기록 커맨드인 경우 READ/WRITE 신호(이후, "RD/WR 신호"라 함)를, 디코드된 커맨드가 모드 레지스터 설정 커맨드인 경우 MRS 신호를 발생한다.
어드레스 단자에 접속된 모드 레지스터(42)는 어드레스 신호 A0-A12를 수신한다. MRS 신호 및 어드레스 신호 A0-A12에 따라서, 모드 레지스터(42)는 DRAM 코어(29)에 대하여 행하는 동작에 대한 모드 정보를 유지한다. 모드 정보는 엑세스 형태 정보를 포함한다. 모드 레지스터(42)는 외부 디바이스(도 3의 CPU(11))로부터 공급되는 엑세스 형태 정보를 유지한다. 모드 레지스터(42)는 유지된 엑세스 형태 정보에 대응하는 선택 신호 ASS를 발생한다.
어드레스 발생 회로(43)는 X 어드레스 발생 회로(44)와 Y 어드레스 발생 회로(45)를 포함한다. X 어드레스 발생 회로(44)는 ACT 신호, 선택 신호 ASS, 어드레스 신호 A0-A12를 수신한다. X 어드레스 발생 회로(44)는 ACT 신호에 응답하여 어드레스 신호 A0-A12를 X(로우) 어드레스로서 수용하고 X 어드레스를 DRAM 코어(29)에 공급한다. 이 때 X 어드레스 발생 회로(44)는 어드레스 신호 A0-A12의 일부를 선택 신호 ASS에 따라서 유효 또는 무효로 한다.
제1 논리 어드레스맵(제1 메모리 어레이 M1)의 경우, 워드선이 선택되어 어드레스 신호 A0-A12에 의해서 활성화된다. 제2 논리 어드레스맵(제2 메모리 어레이 M2)의 경우, 워드선(서브 워드선)이 선택되어 어드레스 신호 A0-A12에 의해서 활성화된다.
논리 어드레스맵이 제1 논리 어드레스맵으로 설정되는 경우, X 어드레스 발생 회로(44)는 어드레스 신호 A12를 무효화하고 어드레스 신호 A0-A11에 따라서 X 어드레스를 발생한다. 논리 어드레스맵이 제2 논리 어드레스맵으로 설정되는 경우, X 어드레스 발생 회로(44)는 어드레스 신호 A12를 유효화하고 어드레스 신호 A0-A12 에 따라서 X 어드레스를 발생한다.
Y 어드레스 발생 회로(45)는 ACT 신호, 선택 신호 ASS, 어드레스 신호 A0-A7를 수신한다. Y 어드레스 발생 회로(45)는 ACT 신호에 응답하여 어드레스 신호 A0- A7를 수신하고 어드레스 신호 A0-A7에 따라서 Y(컬럼) 어드레스을 발생한다. Y 어드레스는 DRAM 코어(29)에 공급된다. 이 때 Y 어드레스 발생 회로(44)는 어드레스 신호 A0-A7의 일부를 선택 신호 ASS에 따라서 유효 또는 무효로 한다.
제1 논리 어드레스맵의 경우, 어드레스 신호 A0-A7에 따라서 비트선이 선택되어 활성화된다. 제2 논리 어드레스맵의 경우, 어드레스 신호 A0-A6에 따라서 비트선을 선택하여 활성화한다.
따라서, 논리 어드레스맵이 제1 논리 어드레스맵으로 설정되는 경우, Y 어드레스 발생 회로(45)는 어드레스 신호 A7를 유효화하고 어드레스 신호 A0-A7에 따라서 Y 어드레스를 발생한다. 논리 어드레스맵이 제2 논리 어드레스맵으로 설정되는 경우, Y 어드레스 발생 회로(45)는 어드레스 신호 A7를 무효화하고 어드레스 신호 A0-A6에 따라서 Y 어드레스를 발생한다.
도 11은 메모리 디바이스(40)의 동작 파형도이다.
클록 신호 CLK의 상승에 응답하여, 메모리 디바이스(40)는 외부 디바이스로부터 신호를 수신하여 외부 디바이스로 신호를 출력한다. 외부 커맨드 COM가 모드 레지스터 설정 커맨드(MRS)인 경우, 메모리 디바이스(40)는 뱅크 어드레스 신호 BA0 및 BA1와 A0 내지 A12 또는 그의 일부 신호를 레지스터 설정 정보 V로서 수신하고 레지스터 설정 정보 V에 따라서 각종 모드를 설정한다.
도 11의 시각 t1에서, 메모리 디바이스(40)는 레지스터 설정 정보 V에 따라 서 논리 어드레스맵을 제1 논리 어드레스맵 M1으로 설정한다. 다음의 활성화 커맨드(ACT)에 응답하여, 메모리 디바이스(40)는 수신된 어드레스 신호 A0-A12의 일부(어드레스 신호 A12)를 무효화하고 어드레스 신호 A0-A11에 따라서 4096 워드선으로부터 선택된 하나의 워드선을 활성화한다. 활성화된 워드선에 접속된 복수의 메모리셀 각각의 각 셀정보는 관련 감지 증폭기에서 판독된다.
다음에, 판독 커맨드(RD)에 응답하여, 메모리 디바이스(40)는 어드레스 신호 A0-A7를 수신하고 어드레스 신호 A0-A7에 따라서 256 감지 증폭기로부터 선택된 감지 증폭기(예, 도 7에 도시한 Y 어드레스(#00)의 감지 증폭기(38)) 데이터 버스선에 접속한다. 이 때, 판독 커맨드(RD)로부터 수신된 어드레스 신호 A0-A7(Y 어드레스)에 대응하는 메모리셀의 셀정보는 외부 디바이스로 출력된다.
그 후, 메모리 디바이스(40)는 각 시스템 클록 CLK에 대해 판독 커맨드 RD 및 어드레스 신호 A0-A7를 연속해서 혹은 간헐적으로 수신한 다음, 페이지 동작을 수행한다(예, #80 →#7F →#FF). 이 때 최대 256 메모리셀로부터 판독된 데이터는 I/O 데이터 버스에서 연속해서 판독된다. 따라서, 판독 데이터에 의한 I/O 데이터 버스의 점유율은 높다.
시각 t2에서, 메모리 디바이스(40)는 모드 레지스터 설정 커맨드(MRS)에 응답하여 수신된 레지스터 설정 정보 V에 따라 논리 어드레스맵을 제2 논리 어드레스맵 M2으로 설정한다. 다음의 활성화 커맨드(ACT)에 응답하여, 메모리 디바이스(40) 는 어드레스 신호 A0-A12(A12(도 8의 XAm+1) = "L")에 따라서 8192 서브 워드선 중 하나를 선택하여 활성화한다. 활성화된 서브 워드선에 접속되는 메모리셀의 셀정보는 관련 감지 증폭기에서 판독된다.
다음에, 판독 커맨드(RD)에 응답하여, 메모리 디바이스(40)는 어드레스 신호 A0-A7를 수신하고 어드레스 신호 A0-A7의 일부 신호(어드레스 신호 A7)를 무효화한다. 메모리 디바이스(40)는 어드레스 신호 A0-A6에 따라서 128 감지 증폭기로부터 선택된 감지 증폭기(예, 도 8에 도시한 최하단의 Y 어드레스(#00)의 감지 증폭기(38))를 데이터 버스선에 접속한다. 그 결과, 판독 커맨드로부터 수신된 어드레스 신호 A0-A6(Y 어드레스)에 대응하는 메모리셀의 셀정보는 외부 디바이스로 출력된다.
그 후, 메모리 디바이스(40)는 판독 커맨드 RD 및 어드레스 신호 A0-A7를 수신한 다음에 페이지 동작(예, #7F →#40 →#4F)을 수행한다. 다음에, 메모리 디바이스(40)는 프리차지 커맨드(PRE)로 감지 증폭기와 워드선(서브 워드선)을 비활성화하여 대기 모드로 복귀시킨다. 다음에, 메모리 디바이스(40)는 규정 클록( 도 11에서 4 클록) 후의 활성화 커맨드(ACT)에 응답하여 어드레스 신호 A0-A6(A12 = "H")를 수신하고 어드레스 신호 A0-A12에 따라서 8192 서브 워드선 중 하나를 선택하여 활성화한다. 서브 워드선에 접속되는 메모리셀의 셀정보는 관련 감지 증폭기에서 판독된다.
다음에, 판독 커맨드(RD)에 응답하여, 메모리 디바이스(40)는 어드레스 신호 A0-A7를 수신하고 어드레스 신호 A0-A7의 일부 신호(어드레스 신호 A7)를 무효화한다. 메모리 디바이스(40)는 128 감지 증폭기 중 하나(예, 도 8에 도시한 중간 Y 어드레스(#00)의 감지 증폭기(38))를 선택하고 선택된 감지 증폭기(38)를 어드레스 신호 A0-A6에 따라서 데이터 버스선에 접속한다. 이 때, 판독 커맨드(RD)로부터 수신된 어드레스 신호 A0-A6(Y 어드레스)에 대응하는 메모리셀의 셀정보는 외부 디바이스로 출력된다.
이 때, 활성화될 서브 워드선의 길이는 제1 메모리 어레이 M1의 워드선의 길이 보다 짧고, 활성화될 감지 증폭기의 수는 제1 메모리 어레이 M1의 감지 증폭기의 수 보다 적다. 따라서, 비록 제2 메모리 어레이 M2가 1/2로 제한된 페이지 길이를 가질지라도, 동일 엑세스수로 요하는 프리차지 동작 및 활성화 소비 전류는 제1 메모리 어레이 M1의 것과 비교해서 1/2로 저감된다.
도 12는 어드레스 발생 회로(43)의 일례를 도시하는 개략 블록도이다.
어드레스 발생 회로(43)는 X 어드레스 발생 회로(44), Y 어드레스 발생 회로(45), 인버터 회로(46)를 포함한다.
X 어드레스 발생 회로(44)는 어드레스 신호 A0-A11에 대응하는 제1 버퍼 래치 회로(44a)와 어드레스 신호 A12에 대응하는 제2 버퍼 래치 회로(44b)를 포함한다. 제2 버퍼 래치 회로(44b)는 어드레스 신호 A12를 무효화하는 제1 클램프 회로(도시 안됨)를 포함하며, 제1 클램프 회로는 X(로우) 디코더(47)에 설치되거나 혹은 별개의 회로로서 제2 버퍼 래치 회로(44b)에 접속될 수 있다.
Y 어드레스 발생 회로(45)는 어드레스 신호 A0-A6에 대응하는 7 개의 제1 버퍼 래치 회로(45a)와 어드레스 신호 A7에 대응하는 제2 버퍼 래치 회로 (45b)를 포함한다. 제2 버퍼 래치 회로(45b)는 어드레스 신호 A7를 무효화하는 제2 클램프 회로(도시 안됨)를 포함한다. 제2 클램프 회로는 Y(컬럼) 디코더(48)에 설치되거나 혹은 별개의 회로로서 제2 버퍼 래치 회로(45b)에 접속될 수 있다.
인버터 회로(46)는 수신된 선택 신호 ASS를 논리 반전시켜 반전된 선택 신호를 발생하고 반전된 선택 신호를 X 어드레스 발생 회로(44)의 제2 버퍼 래치 회로(44b)로 보낸다. Y 어드레스 발생 회로(45)의 제2 버퍼 래치 회로(45b)는 선택 신호 ASS를 수신한다. 제2 버퍼 래치 회로(44b,45b)는 상보적으로 동작한다.
X 어드레스 발생 회로(44)에서, 제1 버퍼 래치 회로(44a)는 어드레스 신호 A0-A11를 래치하고 래치된 신호를 X 디코더(47)에 공급한다. 제2 버퍼 래치 회로(44b)는 어드레스 신호 A12를 래치하고 반전된 선택 신호에 응답하여 래치된 신호 또는 클램프된 어드레스 신호 A12를 내보낸다.
Y 어드레스 발생 회로(45)에서, 제1 버퍼 래치 회로(45a)는 어드레스 신호 A0-A6를 래치하고 래치된 신호를 Y 디코더(48)에 공급한다. 제2 버퍼 래치 회로(45b)는 어드레스 신호 A7를 래치하고 선택 신호 ASS에 응답하여 래치된 신호 또는 클램프된 어드레스 신호 A7를 내보낸다.
제2 실시예에 따른 메모리 디바이스(40)는 다음의 효과를 가진다.
메모리 디바이스(40)에서, 논리 어드레스맵을 X 어드레스 신호 또는 Y 어드레스 신호의 일부를 무효화시켜 변경한다. 따라서, 어드레스맵의 형태에 따라서 메모리 디바이스(40)에 공급될 외부 어드레스 입력 신호를 변경하기 위한 작업을 배제할 수 있다.
제2 실시예는 다음과 같은 형태로 변경 가능하다.
X 어드레스 발생 회로(44)는 무효화된 어드레스 신호 A12에 대응하는 후단(예, X 디코더(47))의 회로가 오동작하지 않도록 출력 신호를 클램프하는 클램프 회로를 가진 구성일 수 있다. Y 어드레스 발생 회로(45)는 무효화된 어드레스 신호 A7에 대응하는 후단(예, Y 디코더(48))의 회로가 오동작하지 않도록 출력 신호를 클램프하는 클램프 회로를 가진 구성일 수 있다.
도 13 및 도 14를 참조하여 본 발명의 제3 실시예에 따른 메모리 디바이스(50)에 대해서 설명하기로 한다. 도 13은 메모리 디바이스(50)의 개략 블록도이며, 도 14는 메모리 디바이스(50)의 동작 파형도이다.
메모리 디바이스(50)는 커맨드 발생 회로(41), 어드레스 구성 레지스터(51), 어드레스 발생 회로(43)를 포함한다.
어드레스 구성 설정 단자에 접속된 어드레스 구성 레지스터(51)는 어드레스 구성 설정 신호 AST를 수신한다. 어드레스 구성 레지스터(51)는 커맨드 발생 회로(41)로부터 ACT 신호를 수신한다.
ACT 신호에 응답하여, 어드레스 구성 레지스터(51)는 어드레스 구성 설정 신호 AST의 변경 유무를 판단한다. 어드레스 구성 설정 신호 AST는 논리 어드레스맵에 대응하는 논리 레벨을 가지며 외부 디바이스(예, 도 3의 CPU(11))로부터 공급된다. 어드레스 구성 레지스터(51)는 논리 어드레스맵의 변경 유무 또는 ACT 신호에 따른 활성화 커맨드의 수용 여부를 결정하고, 판단 결과에 따라서 어드레스 구성 설정을 기억한다. 어드레스 구성 레지스터(51)는 어드레스 구성의 설정에 대응하는 선택 신호 ASS를 발생한다.
메모리 디바이스(50)는 모드 레지스터 설정 커맨드(MRS)을 이용하지 않고 논리 어드레스맵을 변경 가능하다. 따라서, 제3 실시예에서, 활성화 커맨드를 수용하기 위한 사이클(클록 수)은 제1 및 제2 실시예의 것 보다 짧게 되고 그에 따라 전체로서 엑세스 속도가 향상된다.
제3 실시예는 다음과 같은 형태로 변경 가능하다.
어드레스 구성의 설정은 시스템 클록 CLK에 응답하여 판단 가능하다. 어드레스 구성 레지스터(51)는 클록 단자에 접속되어 시스템 클록 CLK을 수신한다. 시스템 클록 CLK의 상승(또는 하강 또는 상승 및 하강 둘다)에 응답하여, 어드레스 구성 레지스터(51)는 어드레스 구성 설정 신호 AST에 따라 논리 어드레스맵의 변경 유무를 판단한다. 판단 결과에 따라서, 어드레스 구성 레지스터(51)는 어드레스 구성 설정을 기억하고, 그 설정에 대응하는 선택 신호 ASS를 발생한다. 이 경우, 논리 어드레스맵은 모드 레지스터 설정 커맨드(MRS)를 이용하는 경우에 행해진 것 보 다 용이하게 변경 가능하다. 또한, 선택 신호 ASS는 커맨드 발생 회로(41)가 각종 커맨드를 수용하는 타이밍 보다 빠른 타이밍의 클록 신호 CLK에 따라서 발생된다. 따라서, 어드레스 신호를 수신하는 어드레스 발생 회로(43)의 동작은 지연되지 않게 되고, 그에 따라 엑세스 지연을 방지할 수 있다.
제2 및 제3 실시예에서, X 어드레스 발생 회로 및 Y 어드레스 발생 회로는 공용일 수 있다. 도 15에 도시한 바와 같이, 메모리 디바이스(60)는 X 및 Y 공용 어드레스 발생 회로(61), 전환 스위치(62), 래치 회로(63,64), 로우 회로(65), 컬럼 회로(66)를 포함한다. 전환 스위치(62)는 어드레스 신호 A0-A12에 대응하여 설치되며, 어드레스 구성 선택 신호 ASS2에 응답하여 공용 어드레스 발생 회로(61)를 로우 회로(65) 또는 컬럼 회로(66)에 접속한다.
로우 회로(65)는 X 디코더를 포함하며, 컬럼 회로(66)는 Y 디코더를 포함한다. 래치 회로(63)는 컬럼 회로(65)와 전환 스위치(62) 사이에 접속된다. 래치 회로(64)는 컬럼 회로(66)와 전환 스위치(62) 사이에 접속된다.
어드레스 구성 선택 신호 ASS2는 전환 스위치(62)의 스위칭을 제어한다. 전환 스위치(62)의 스위칭 제어에 따라서, 공용 어드레스 발생 회로(61)의 출력 신호(어드레스 신호)는 로우 회로(65) 또는 컬럼 회로(66)에 공급된다. 어드레스 구성 선택 신호 ASS2의 제어 논리는 어드레스 구성 선택 신호 ASS의 것과 같다.
도 16은 공용 어드레스 발생 회로(61)의 일례를 도시하는 블록도이다.
공용 어드레스 발생 회로(61)는 어드레스 신호 A0-A6에 대응하는 7 개의 제1 버퍼 래치 회로(61a), 어드레스 신호 A7에 대응하는 제2 버퍼 래치 회로(61b), 어드레스 신호 A8-A11에 대응하는 4 개의 제3 버퍼 래치 회로(61c), 어드레스 신호 A12 에 대응하는 제4 버퍼 래치 회로(61d)를 포함한다.
전환 스위치(62)는 제1 내지 제3 스위치(62a 내지 62c)를 포함한다. 제1 스위치(62a)는 제1 버퍼 래치 회로(61a)의 출력 신호를 로우 회로(65) 또는 컬럼 회로(66)에 공급한다. 제2 스위치(62b)는 제2 버퍼 래치 회로(61b)의 출력 신호를 로우 회로(65) 또는 컬럼 회로(66)에 공급하거나 컬럼 회로(66)에 대응하여 그 출력 신호를 무효화한다. 제3 스위치(62c)는 제4 버퍼 래치 회로(61d)의 출력 신호를 컬럼 회로(66)에 대응하여 무효 또는 유효로 한다.
공용 어드레스 발생 회로(61)는 어드레스 발생 회로가 점유하는 면적을 줄이는 데 도움을 줄 수 있어 메모리 디바이스를 소형화하는데 효과적이다.
다음은 도 17 내지 도 27을 참조하여 본 발명의 제4 실시예에 대해서 설명하기로 한다.
제4 실시예는 소정의 어드레스 신호를 무효 또는 유효화하여 논리 어드레스맵을 변경하는 비동기형 메모리 디바이스에 적합한 일례이다. 비동기형 메모리 디바이스의 개략 구성에 대해서는 널리 알려져 있기 때문에 여기서는 그에 대한 설명은 생략하기로 한다.
비동기형 메모리 디바이스(이후, "비동기형 메모리"라 함)는 어드레스 신호 ADD를 칩인에이블 신호(/CE) 또는 로우 어드레스 스트로브 신호(/RAS)의 하강에 따 른 X(로우) 어드레스 신호로서 설정하고, X 어드레스 신호에 따라 X 어드레스를 판단한다. 다음에, 비동기형 메모리는 어드레스 신호 ADD를 판독 또는 기록 제어 신호에 따른 Y(컬럼) 어드레스 신호로서 설정하고, Y 어드레스 신호에 따라 Y 어드레스를 판단한다. X 및 Y 어드레스로 지정된 셀에 대하여 엑세스를 행한다. 비동기형 메모리의 동작 파형이 도 17에 도시된다.
논리 어드레스맵의 변경은 칩인에이블 신호 /CE(또는 로우 어드레스 스트로브 신호 /RAS)가 하강하는 경우 메모리에서 사용되지 않는 단자를 사용하는 것을 포함한다. 예컨대, I/O 단자, 확장 어드레스 단자 ADD2, 어드레스 구성 설정 단자를 사용한다.
SRAM(정적 RAM) 또는 플래시 메모리와 같은 완전 비동기형 메모리에 있어서, 논리 어드레스맵은 변경될 수 있다. 도 18은 완전 비동기형 메모리 디바이스의 동작 파형을 도시하고 있다.
비동기형 메모리에서, 어드레스맵은 다음의 일리걸(illegal) 엔트리 시스템(정상 엑세스에서 사용되지 않는 외부 디바이스에 의한 제어 방법)에 따라 제어될 수 있다.
일리걸 엔트리 시스템에서, 메모리 디바이스 내의 어드레스 구성 선택 신호 ASS는 모드 레지스터 설정 커맨드(MRS)를 동기형 메모리 디바이스에서 사용하는 경우와 같이 칩인에이블 신호 /CE로부터 발생된 워드선 활성화 신호 보다 조기에 발생된다. 따라서, 출력을 스위칭하는 전환 스위치(도 15를 참조) 또는 X 어드레스 발생 회로의 동작을 지연시키지 않고 엑세스 지연을 방지한다.
이후, 일리걸 엔트리 시스템에 대해서 설명하기로 한다.
도 19는 어드레스 구성을 위한 모드 설정 사이클을 설명하는 파형도이다.
비동기형 메모리는 어드레스 구성을 위한 모드 설정용 전용 단자를 포함한다. 비동기형 메모리가 전용 단자로부터 어드레스 구성의 형태를 판단하는 데 필요한 정보를 수신하는 경우, 외부 엑세스 지연이 방지되고 오동작을 방지하여 통상 동작의 안전 동작을 보증한다.
칩인에이블 신호 /CE1가 H 레벨인 경우, 비동기형 메모리는 정상적인 동작을 행하지 않고 전용 단자로부터 수신된 프로그램 모드 신호 /PE(= 어드레스 구성 설정 신호)에 응답하여 어드레스 코드 Code를 포함하는 어드레스 신호 ADD를 수신한다. 특히, 비동기형 메모리는 프로그램 모드 신호 /PE의 하강에 응답하여 어드레스 코드의 입력을 활성화하고 프로그램 모드 신호 PE의 상승에 응답하여 어드레스 코드 정보를 래치한다.
칩인에이블 신호 /CE1가 L 레벨로 하강하는 경우, 비동기형 메모리는 외부 엑세스에 대응하는 어드레스 신호 ADD를 수신한다.
도 19에서, t1 내지 t5는 외부 명세(사양)에 대한 타이밍 조건이다. 도 19에서 프로그램 모드 신호 /PE가 하강하는 경우, 외부 전용 단자의 입력 회로는 활성화되고 어드레스 신호의 디코드 동작을 시작한다. 프로그램 모드 신호 /PE가 상승하는 경우, 디코드 결과를 설정하고 외부 전용 단자의 입력 회로를 비활성화한다. 이 동작은 소비 전력을 저감하는 데 기여한다.
프로그램 모드 신호 /PE의 논리 레벨은 어드레스 구성을 위한 모드 설정 사 이클에서 반전될 수 있다. 어드레스 코드는 데이터 단자(DQ 또는 I/O 핀이라 불림)로부터 공급될 수 있다. 모드는 코드 시스템에 기초한 프로그램 사이클이 수회 반복된 후 설정될 수 있다.
도 20은 커맨드의 예증의 도면이다. 커맨드를 사용하는 경우, 비동기형 메모리는 커맨드를 식별하고 기준 클록(시스템 클록 CLK 또는 칩인에이블 신호 /CE1)에 대응하여 외부 엑세스 동작을 수행한다.
따라서, 도 17 또는 도 18에 도시한 칩인에이블 신호 /CE와 관련한 커맨드에 응답하여 동작하지 않는 비동기형 메모리에 있어서, 어드레스를 어드레스 구성의 형태를 판단하는 정보로서 간단히 다룰 수 있고, 어드레스는 모드를 설정하기 위한 횟수로서 사용되어야 한다.
커맨드 (1) 내지 (6) 및 (8) 내지 (10)은 통상 동작에서 사용되며, 커맨드 (7) 및 (11)은 통상 동작에서는 의미가 없는 커맨드이다. 비록 커맨드(7)가 기록(WR) 동작용일지라도 신호 /LB 및 /UB가 H 레벨이므로 데이터는 입력되지 않는다(데이터는 마스크 된다). 비록 커맨드(11)가 판독(RD) 동작용일지라도 신호 /LB 및 /IB가 H 레벨이므로 데이터는 출력되지 않는다.
어드레스 구성의 형태를 판단하는 정보로서 통상 동작에서 사용되지 않는 커맨드(일리걸 커맨드)를 수신하는 경우, 전용 단자를 설치하지 않고도 정보의 설정을 행할 수가 있다.
도 21은 어드레스 구성을 위한 모드 설정 사이클을 설명하는 파형도이다. 도 21은 도 20의 커맨드(11)를 복수 연속해서 입력할 때, 어드레스 구성을 위한 모드 설정에 필요한 정보가 어드레스 코드로서 공급되는 경우를 도시한다.
커맨드(11)에 응답하여, 비동기형 메모리는 어드레스 신호 ADD를 어드레스 코드 Code로서 수신한다. 그 동작은 N 회 반복된다. 인출된 모든 N 어드레스 코드 Code가 서로 일치하는 경우, 비동기형 메모리는 어드레스 코드 Code가 유효한 지를 판단하고 어드레스 구성을 위한 모드 설정을 수행한다.
커맨드(11)가 (N-1)회 일치한 경우, 어드레스 구성을 위한 모드 설정은 N 회 커맨드(11)에 따라서 인출되는 어드레스 코드 Code에 따라 수행 가능하다. 어드레스 코드 Code의 인출은 상이한 임의의 사이클(예, 제1 사이클)에서 수행될 수 있다. 다른 각종 변경이 가능하다. 모드를 설정하기 위한 어드레스 코드의 비트수는 어드레스 구성의 형태수와 관련하여 설정되어야 한다.
도 21에서와 같이 N 모드 설정 사이클의 경우, 카운터 회로는 디바이스 내에서 사용된다. 카운터의 상위 비트가 N 모드 설정 사이클의 엔트리와 대응하여 변경되면, 모드를 설정하기 위한 회로 구성으로 된다.
도 22a 및 도 22b는 프로그램 어드레스 구성을 위한 모드 설정 회로로서 엔트리 제어 회로의 동작 파형도이다.
도 22a에 도시한 바와 같이, 제1 엔트리 회로는 제3 사이클에서 H 레벨의 제1 어드레스 인에이블 신호 proaddz를 발생하고, 제4 사이클에서 제1 엔트리 신호 proentz를 발생한다. 제1 엔트리 회로는 제1 어드레스 인에이블 신호 proaddz와 제1 엔트리 신호 proentz를 동시에 리셋한다. 이 때 이전에 설정된 어드레스 구성 정보는 최근의 어드레스 구성 정보로 변경된다. 최근의 어드레스 구성 정보는 제1 엔트리 신호 proentz에 따라서 제4 사이클에서 공급된다.
도 22b에 도시한 바와 같이, 제1 엔트리 회로는 카운트 중에 또 다른 커맨드(디바이스를 활성화하기 위한 활성화 커맨드 또는 판독/기록 커맨드)를 수신하는 경우 카운트를 리셋한다. 그 결과, 제1 어드레스 인에이블 신호 proaddz 및 제1 엔트리 신호 proentz는 L 레벨로 유지된다.
동일 커맨드가 어드레스 구성의 형태를 판단하기 위한 모드 설정 시 규정된 횟수 동안 연속해서 수신되지 않으면, 모드 설정은 취소된다(메모리 디바이스는 사전에 설정된 어드레스 구성 정보를 유지한다).
도 23은 프로그램 어드레스 구성을 위한 모들 설정 회로 또는 엔트리 제어 회로(제2 엔트리 회로)의 동작 파형도이며 도 19의 파형도에 대응한다.
제2 엔트리 회로는 L 레벨의 프로그램 모드 신호 /PE에 응답하여 H 레벨의 어드레스 인에이블 신호 peaddz를 발생한다. 그 후, 제2 엔트리 회로는 H 레벨의 프로그램 모드 신호 /PE에 응답하여 H 레벨 엔트리 신호 peentz를 발생하고 엔트리 신호 peentz에 따라서 어드레스 코드 정보를 수신한다. 사전에 설정된 어드레스 구성 정보는 수신된 어드레스 코드 정보에 따라 최근의 어드레스 구성 정보로 변경된다.
도 24a 및 도 24b는 합성 엔트리 신호 발생 회로의 동작 파형도이다. 도 24a에 도시한 바와 같이, 합성 엔트리 신호 발생 회로는 제1 엔트리 신호 proentz에 응답하여 합성 신호 entz를 발생한다. 도 24b에 도시한 바와 같이, 합성 엔트리 신호 발생 회로는 엔트리 신호 peentz에 응답하여 합성 신호 entz를 발생한다.
도 25는 어드레스 구성을 위한 모드 설정 어드레스 버퍼의 동작 파형도이다. 어드레스 버퍼는 H 레벨 어드레스 인에이블 신호 peaddz에 응답하여 입력 회로를 활성화하고 어드레스 신호 az〈0:3〉를 발생한다. 어드레스 버퍼는 제1 어드레스 인에이블 신호 proaddz에 응답하여 유사하게 동작한다.
도 26은 어드레스 구성을 위한 모드 설정 어드레스 래치의 동작 파형도이다. 어드레스 래치는 H 레벨 어드레스 인에이블 신호 peaddz에 응답하여 어드레스 신호 az〈0:3〉를 발생하고 합성 신호 entz에 응답하여 어드레스 신호 az〈0:3〉를 래치한다. 어드레스 래치는 어드레스 신호 az〈0:3〉에 따라 코드 Code를 발생하고 코드 Code에 따라 어드레스 구성용 모드 설정 어드레스 신호 paz〈0:3〉를 발생한다. 어드레스 래치는 제1 어드레스 인에이블 신호 proaddz에 응답하여 유사하게 동작한다.
도 27은 모드 설정용 디코더의 동작 파형도이다. 어드레스 구성을 위한 모드 설정용 디코더는 모드 설정 어드레스 신호 paz〈0:3〉를 디코드하여 수 개 형태의 어드레스 맵에 대한 어드레스 구성 선택 신호를 발생한다. 모드 설정 디코더는 어드레스 구성 선택 신호 중 하나를 선택하고 선택된 어드레스 구성 선택 신호를 H 레벨로 설정한다.
제4 실시예에 따른 비동기형 메모리 디바이스는 다음과 같은 효과를 가진다.
(1) 논리 어드레스맵을 변경함으로써 제1 내지 제3 실시예에 다른 비동기형 메모리 장치에 있어서도 소비 전류의 저감과 효율적인 엑세스를 도모할 수 있다.
(2) 일리걸 엔트리 시스템을 사용함으로써 종래의 비동기형 메모리 디바이스 의 구성을 변경할 필요가 없다. 이것은 많은 수고없이 종래의 비동기형 메모리 디바이스에 용이하게 적용 가능하게 한다.
다음에는 본 발명의 제5 실시예에 대해서 설명하기로 한다.
도 28은 제5 실시예에 따른 메모리 디바이스(SDRAM)(110)의 개략 블록도이다. 제1 실시예의 메모리 디바이스(12)에 공용인 메모리 디바이스(110) 부분에 대해서는 그 설명을 생략하기로 한다.
메모리 디바이스(110)는 CPU(도시 안됨)로부터 수신되는 엑세스 형태 정보에 따라서 논리 어드레스맵을 변경하는 기능을 가진다.
메모리 디바이스(110)는 실질적으로 동일 메모리 기능을 갖는 표준화 메모리 디바이스와 동일한 외형을 갖는다. 즉, 메모리 디바이스(110)는 논리 어드레스맵을 변경하기 위한 전용의 외부 신호 입력 단자를 갖지 않는다.
64 M 비트의 용량(32 I/O, 4 뱅크)을 가진 메모리 디바이스에 있어서, 예컨대 일반적으로(표준 명세에 따른) 각 뱅크는 하나의 I/O에 대해 0.5 MB의 메모리셀을 가진다. 각 뱅크는 2 비트 뱅크 어드레스에 의해 선택된다. 각 뱅크의 메모리셀은 11 비트 X(로우) 어드레스에 의해서 선택되는 복수(2048) 워드선 및 8 비트 Y(컬럼) 어드레스에 의해서 선택되는 복수(256) 비트선으로 배치된다.
SDRAM과 같은 메모리 디바이스는 어드레스 멀티플렉스 시스템에서 X 어드레스 및 Y 어드레스를 수신하도록 구성된다. 따라서, 통상의 64 M 비트 메모리 디바이스는 13 비트 X 어드레스(이들 중 2 비트는 뱅크 어드레스)와 Y 어드레스를 시분할 형태로 수신하기 위해 13개의 어드레스 핀을 가진다.
이후, 메모리 디바이스(110)의 기능적인 구성에 대해서 설명하기로 한다.
SDRAM(110)은 클록 버퍼(111), 커맨드 디코더(112), 어드레스 버퍼(113), 입출력(I/O) 버퍼(114), 제어 신호 래치(115), 모드 레지스터(116), 어드레스 발생 회로(117), 기록/판독(I/O) 제어 회로(118), DRAM 코어(119)를 구비하고 있다.
클록 버퍼(111), 커맨드 디코더(112), 어드레스 버퍼(113), I/O 버퍼(114), 제어 신호 래치(115), 모드 레지스터(116), 어드레스 발생 회로(117), I/O 제어 회로(118), DRAM 코어(119)는 각각 도 1의 클록 버퍼(21), 커맨드 디코더(22), 어드레스 버퍼(23), I/O 버퍼(24), 제어 신호 래치(25), 모드 레지스터(26), 어레스 발생 회로(27), I/O 제어 회로(28), DRAM 코어(29)와 등가이다.
도 29는 DRAM 코어(119)의 개략도이다. 설명의 편의상 DRAM 코어(119)를 구성하는 하나의 뱅크에 대한 설명이 주어진다.
각 뱅크는 메모리셀 어레이(도시 안됨)를 포함하는 메모리셀 어레이(메모리 어레이)(121)를 포함한다. 각 메모리셀은 관련 감지 증폭기(S/A)에 접속되는 워드선 WL과 비트선(도시 안됨)에 접속된다. 감지 증폭기(S/A)에는 컬럼 선택선 CL이 접속된다. 메모리셀 어레이(121)는 X(로우) 어드레스에 의해 선택되는 복수의 워드선 WL, Y(컬럼) 어드레스에 의해 선택되는 복수의 컬럼 선택선 CL, 감지 증폭기(S/A)(S/A 컬럼)를 포함한다.
메모리셀 어레이(121)는 X 방향으로 정의되는 복수의 로우 블록과 Y 방향으로 정의되는 복수의 컬럼 블록을 가진다. 로우 블록은 메모리셀 어레이(121)의 X 방향으로 개개의 감지 증폭기(S/A)(S/A 컬럼)에 의해서 정의되는 영역이다. 컬럼 블록은 메모리셀 어레이(121)의 Y 방향으로 워드선 WL에 접속된 서브 워드선 SWL 단위로 정의된 영역이다. 컬럼 블록은 복수의 서브 워드선 SWL 단위로 정의된 영역을 포함할 수 있다.
메모리셀 어레이(121)는 모드 레지스터(116)에서 유지된 엑세스 형태 정보에 따라서 논리 어드레스맵을 변경하는 기능을 가진다. 제5 실시예에서, 논리 어드레스맵은 모드 레지스터(116)로부터 공급된 어드레스 구성 선택 신호(이후, "페이지 길이 지정 신호"라 함) ASS에 의해서 변경된다. 메모리셀 어레이(121)는 페이지 길이 지정 신호 ASS에 따라서 X 어드레스의 깊이와 Y 어드레스의 깊이를 변경함으로써 논리 어드레스맵을 변경한다. 페이지 길이(Y 어드레스의 깊이)가 페이지 길이 지정 신호 ASS에 의해서 변경되는 경우, 페이지 길이의 변화에 따라서 활성화될 감지 증폭기(S/A)의 수는 변경된다. 그 결과, 연속해서 엑세스 가능한 데이터 수는 변경된다.
DRAM 코어(119)는 외부 어드레스 단자와 뱅크 어드레스 신호 BA0 및 BA1로부터 공급된 어드레스 신호 A0-A10에 의해서 지정되는 소정의 X 어드레스 및 Y 어드레스에 대응하는 메모리셀에서 데이터 기록 및 데이터 판독과 같은 각종 동작을 수행한다.
외부 어드레스 단자의 수는 X 어드레스를 인출할 때 필요한 단자수 또는 Y 어드레스를 인출할 때 필요한 단자수 중 큰 쪽의 단자수로 설정된다. 특히, M 비트로 설정된 X 어드레스와 N 비트로 설정된 Y 어드레스를 가진 메모리 디바이스(110)에서, 외부 어드레스 단자의 수는, 예컨대 M 〉N 인 경우 M으로 설정된다. 제5 실 시예의 메모리 디바이스(110)는 (로우 어드레스 및 뱅크 어드레스를 포함하여) 최대 13 비트의 X 어드레스를 수신하기 위한 13 개의 외부 어드레스 단자를 가진다.
도 30은 메모리 디바이스(10)의 제어 방법을 설명하는 블록도이다.
다음의 설명은 M이 외부 어드레스 입력 단자의 갯수이고, 페이지 길이가 페이지 길이 지정 신호 ASS에 의해서 최대값(이후 "풀 페이지"라 함)으로 설정되는 경우 X 어드레스는 M 비트(XA〈 0:m〉, (m = M - 1))를 가지며, M 〉N 인 경우 Y 어드레스는 N 비트(YA 〈 0:n〉, (n = N - 1))를 가진다는 가정하에 주어진다. 비록 도 30은 설명의 편의상 제1 내지 제3 어드레스 버퍼(113a 내지 113c)로 기능적으로 분할된 상태의 어드레스 버퍼(113)를 도시하고 있지만, 어드레스 버퍼(113)는 비분할 상태로 구성 가능하다.
모드 레지스터(116)로부터의 페이지 길이 지정 신호 ASS에 따라서 풀 페이지 보다 짧은 페이지 길이가 설정되고 페이지 지정 길이 신호 ASS에 의해서 증가되는 X 어드레스 신호는 i 비트를 가진다고 가정한다. 이 때, Y 어드레스 신호는 i 비트 감소한다. 이것은 메모리셀 어레이(121)의 실질적인 용량(2M+N) ×I/O 의 수가 변화하지 않기 때문이다.
증가된 i 비트 X 어드레스 신호는 Y 어드레스 인출 시 불필요한 (M-N+i) 외부 어드레스의 i 외부 어드레스 단자로부터 공급된다.
특히, 제1 어드레스 버퍼(113a)는 커맨드 디코더(112)로부터 내부 커맨드(도면에서 로우 어드레스 인출 신호)에 따라서 어드레스 신호 A0 내지 Am를 수신한다. 제1 어드레스 버퍼(113a)는 수신된 어드레스 신호 A0 내지 Am를 증폭하여 X 어드레 스 데이터를 발생한다. 제1 어드레스 버퍼(113a)는 X 어드레스 데이터를 래치하여 그 데이터를 어드레스 발생 회로(117)에 공급한다.
제2 어드레스 버퍼(113b)는 커맨드 디코더(112)로부터의 내부 커맨드(도 30의 컬럼 어드레스 인출 신호)에 따라서 어드레스 신호 A0 내지 A(n-i)를 수신한다. 제2 어드레스 버퍼(113b)는 수신된 어드레스 신호 A0 내지 A(n-i)를 증폭하여 Y 어드레스 데이터를 발생한다. 제2 어드레스 버퍼(113b)는 Y 어드레스 데이터를 래치하여 그 데이터를 어드레스 발생 회로(117)에 공급한다.
제3 어드레스 버퍼(113c)는 커맨드 디코더(112)로부터의 내부 커맨드(도 30의 컬럼 어드레스 인출 신호)에 따라서 어드레스 신호 A(n-i+1) 내지 An를 수신한다. 제3 어드레스 버퍼(113c)는 수신된 어드레스 신호 A(n-i+1) 내지 An를 증폭하여 X 어드레스 데이터 또는 Y 어드레스 데이터를 발생한다. 제3 어드레스 버퍼(113c)는 X 어드레스 또는 Y 어드레스 데이터를 래치하여 래치된 데이터를 어드레스 발생 회로(117)에 공급한다.
어드레스 발생 회로(117)는 제1 내지 제3 디코더(도 30의 선택 회로)(117a 내지 117c), 클램프 회로(117d), 스위치 회로(117e)를 포함한다.
제1 디코더(117a)는 제1 어드레스 버퍼(113a)로부터 공급된 X 어드레스 데이터에 따라서 뱅크, 로우 블록, 워드선 WL을 선택하고, 선택된 뱅크, 로우 블록, 워드선 WL에 대응하는 X 어드레스를 DRAM 코어(119)에 공급한다.
제2 디코더(117b)는 제2 어드레스 버퍼(113b)로부터 공급된 Y 어드레스 데이터에 따라서 컬럼 선택선 CL을 선택하고, 선택된 컬럼 선택선 CL에 대응하는 Y 어 드레스를 DRAM 코어(119)에 공급한다.
클램프 회로(117d)는 수신된 임의의 어드레스 데이터를 무효화하여 디코드 압축율을 변경한다. 비록 어드레스 발생 회로(117)가 설명의 편의상 제1 내지 제3 디코더(117a 내지 117c)로 기능적으로 분할되도록 설계되고 있을지라도, 어드레스 발생 회로(117)를 비분할 상태로 구성 가능하다.
풀페이지 보다 짧은 페이지 길이가 페이지 길이 지정 신호 ASS에 의해서 지정되는 경우, 스위치 회로(117e)는 페이지 길이 지정 신호 ASS에 의해서 소정의 접점 위치로 전환되어 제3 어드레스 버퍼(113c)를 제3 디코더(117c)에 연결한다. 제3 디코더(117c)는 제3 어드레스 버퍼(113c)로부터 공급된 X 어드레스 데이터에 따라서 로우 블록(특히, 워드선 WL)을 선택하고 대응 X 어드레스를 DRAM 코어(119)에 공급한다.
페이지 길이 지정 신호 ASS에 의해서 증가된 i 비트 X 어드레스 신호는 Y 어드레스 인출 시 불필요하게 되는 (M-N+i) 외부 어드레스 단자의 i 외부 어드레스 단자로부터 공급된다. Y 어드레스 인출 시, 제2 디코더(117b)는 스위치 회로(117e)에 의해서 클램프 회로(117d)에 접속된다. 클램프 회로(117d)는 불필요하게 되는 Y 어드레스 신호를 무효화한다. 특히, 제2 디코더(117b)의 불필요 입력 단자의 전압은, 예컨대 소정의 레벨로 고정된다.
풀페이지가 페이지 지정 신호 ASS로 지정되는 경우, 제3 어드레스 버퍼(113)는 제2 디코더(117b)에 접속된다. 제2 디코더(117b)는 제3 어드레스 버퍼(113c)로부터 공급된 Y 어드레스 데이터에 따라서 컬럼 선택선 CL을 선택하고 선택된 컬럼 선택선 CL에 대응하는 Y 어드레스를 DRAM 코어(119)에 공급한다. 이 때, 클램프 회로(117d)는 제3 디코더(117c)에 접속되어 Y 어드레스 인출 시 불필요하게 되는 X 어드레스를 무효화한다. 특히, 제3 디코더(117c)의 입력 단자의 전압은, 예컨대 소정의 레벨로 고정된다.
비교를 위해 도 31에는 종래의 메모리 디바이스의 제어 방법을 설명하는 블록도가 도시된다. 종래 기술에 따르면, X 어드레스를 수신하는 어드레스 버퍼(151)와 Y 어드레스를 수신하는 어드레스 버퍼(152)가 설치된다. 페이지 길이를 짧게 사용하는 경우에는, 외부 어드레스 단자의 수(M 또는 N)는 이 때 증가되는 X 어드레스 또는 Y 어드레스의 비트수에 따라서 증가된다.
도 32는 제1 실시예의 메모리 디바이스(110)의 내부 동작을 설명하는 파형도이다. 도시한 동작 파형도는, 예컨대 64 M 비트 SDRAM(32 I/O)에 대해서 주어진다.
초기 상태에서, 메모리 디바이스(110)는 11 비트 X 어드레스 신호 XA〈0:10〉 및 8 비트 Y 어드레스 신호 YA〈0:7〉로 형성된 논리 어드레스맵과, 256(풀페이지)으로 설정된 페이지 길이를 가진다.
메모리 디바이스(110)는 모드 레지스터 설정 커맨드 MRS에 응답하여 어드레스 신호 A0-A10를 어드레스 코드 Code(CodeA〈0:10〉)와 뱅크 어드레스 신호 BA〈0:1〉로서 수신한다. 메모리 디바이스(110)는 어드레스 코드 ACD〈0:10〉에 따라서 페이지 길이 Page, CAS 대기 시간 tCL, 버스트 길이 BL와 같은 각종 설정을 수행한다.
CAS 대기 시간 tCL = 3, 버스트 길이 BL = 2 및 페이지 길이 Page = 3으로 설정되는 경우, 논리 어드레스맵은 14 비트 X 어드레스 신호 XA〈0:14〉와 5 비트 Y 어드레스 신호 YA〈0:4〉로 형성된다. 페이지 길이가 변경됨에 따라, X 어드레스 신호 XA는 3 비트 증가된다.
메모리 디바이스(110)는 활성화 커맨드 ACT에 응답하여 어드레스 신호 A0-A10를 X 어드레스 신호 XA〈0:14〉)와 뱅크 어드레스 신호 BA〈0:1〉로서 수신한다. 그 후, 뱅크 어드레스 신호 BA의 인출이 동일하므로, 그에 대한 설명은 생략하기로 한다.
페이지 길이(= 32)는 활성화 커맨드 ACT가 입력되는 경우 설정 가능하다. 이 경우, X 어드레스 신호 XA의 비트수는 페이지 길이를 설정하는 데 필요한 비트수로 감소된다. 페이지 길이를 설정하는 데 2 비트가 필요한 경우, 예컨대 메모리 디바이스(110)는 어드레스 신호 A0-A8를 X 어드레스 신호 XA〈0:8〉로서 인출하고 어드레스 신호 A9 및 A10를 설정 정보로서 수신한다. 이와 달리 어드레스 신호는 활성화 커맨드 ACT가 입력되는 경우 사용되지 않는 다른 핀(DQ 마스크 핀과 같은)으로부터 인출 가능하다.
다음에, 메모리 디바이스(110)는 활성화 커맨드 ACT의 입력 후 소정의 클록후(예 2 클록)에 입력되는 판독 커맨드 RD1에 응답하여 어드레스 신호 A0-A4를 Y 어드레스 신호 YA〈0:4〉로서 인출하고 어드레스 신호 A6-A8를 X 어드레스 신호 XA〈11:13〉로서 인출한다.
페이지 길이의 변화에 따라 증가하는 3 비트 X 어드레스 신호 XA〈11:13〉는 판독 커맨드 RD1가 입력되는 경우 Y 어드레스 신호 YA〈0:4〉의 인출 시 불필요한 외부 어드레스 단자로부터 공급된다.
메모리 디바이스(110)는 X 어드레스 신호 XA〈11:13〉에 따라서 컬럼 블록(서브 워드선 SWL)을 선택하고 선택된 컬럼 블록에 속하는 감지 증폭기(S/A)를 활성화한다.
메모리 디바이스(110)는 활성화 커맨드 ACT에 응답하여 어드레스 신호 A0-A10를 X 어드레스 신호 XA〈3:13〉로서 인출하고 판독 커맨드 RD1에 응답하여 어드레스 신호 A6-A8를 X 어드레스 신호 XA〈0:2〉로서 수신할 수 있다. 어드레스 신호 A6-A8는 판독 커맨드 RD1에 응답하여 X 어드레스 신호 XA의 소정의 비트 위치에서 수신될 수 있다.
판독 커맨드 RD1를 수신하는 경우, 메모리 디바이스(110)는 판독 커맨드 RD1의 입력후 3 클록 다음에 설정 CAS 대기 시간 tCL(= 3) 및 버스트 길이 BL(= 2)에 따라서 판독 데이터 D11 및 D12를 순차적으로 출력한다.
그 후, 메모리 디바이스(110)는 판독 커맨드 RD2 및 RD3에 응답하여 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 BA〈0:1〉를 순서적으로 수신한다. 이 때, 제2 및 제3 판독 커맨드 RD2 및 RD3에 의해 증가된 X 어드레스 신호 XA〈11:13〉가 인출되지 않게 되며 Y 어드레스 신호 YA〈0:4〉와 뱅크 어드레스 BA〈0:1〉만이 공급되게 된다.
비록, 전술한 제5 실시예에서는 판독 커맨드 RD1 내지 RD3에 대해서 설명하였지만, 기록 커맨드의 경우에서도 동일 설명이 적용된다. 활성화 커맨드 ACT의 입력 후 제1 기록 커맨드에 응답하여, 증가된 X 어드레스 신호 XA〈11:13〉가 공급된 다. 제2 이후의 기록 커맨드에 응답하여, Y 어드레스 신호 YA〈0:4〉와 뱅크 어드레스 BA〈0:1〉 만이 공급된다.
비교를 위해 도 33 및 도 34에는 종래의 메모리 디바이스의 내부 동작을 설명하는 파형도가 도시된다.
도 33은 페이지 길이 PL가 256(풀페이지)으로 설정되는 경우 64 M 비트 SDRAM의 동작 파형도이다. 도 33에 도시한 바와 같이, 메모리 디바이스는 모드 레지스터 설정 커맨드 MRS가 입력된 후 활성화 커맨드 ACT에 응답하여 X 어드레스 신호 XA〈0:10〉를 수신한다. 다음에, 메모리 디바이스는 판독 커맨드 RD1-RD3에 응답하여 Y 어드레스 신호 YA〈0:7〉를 순차적으로 수신한다.
도 34는 페이지 길이 PL가 32로 설정되는 경우 64 M 비트 SDRAM의 동작 파형도이다. 짧은 페이지 길이(= 32)가 사용되는 경우, 도 34에 도시한 바와 같이 X어드레스 신호 XA의 비트수는 3 비트 증가된다. 메모리 디바이스는 활성화 커맨드 ACT에 응답하여 어드레스 신호 A0-A10를 X 어드레스 신호 XA〈0:10〉로서 인출하고 어드레스 신호 A13-A15를 증가된 X 어드레스 신호 XA〈11:13〉로서 수신한다. 따라서, 종래 기술에 의하면, 페이지 길이가 바람직하지 않게 짧은 길이(= 32)로 설정되는 메모리 디바이스는 외부 어드레스 단자의 수가 표준 메모리 디바이스와 비교하여 증가된 3 비트 X 어드레스 신호 XA를 수신하도록 증가될 것을 요한다.
도 35는 도 32에서 활성화 커맨드 ACT를 내보낸 후의 엑세스 제어를 설명하는 블록도이다. 커맨드 디코더(112)(도 28을 참조)는 커맨드 판정 회로(112a)와 커맨드 판정 회로(112a)로부터 공급된 제1 인에이블 신호를 검출하는 제1 페이지 커 맨드 검출(이후 간단히 "커맨드 검출 회로"라 한다)(112b)를 포함한다. 제5 실시예에서, 인에이블 신호에 의해 서브 워드선 SWL과 감지 증폭기(S/A)가 활성화된다.
커맨드 판정 회로(112a)는 내부 클록 신호 CLK1에 응답하여 각종 디코드 커맨드로 판독 커맨드와 기록 커맨드를 판정하고 판정 결과에 따라서 판독 인에이블 신호 또는 기록 인에이블 신호를 발생한다.
도 32에 도시한 판독 커맨드 RD1가 입력되면, 커맨드 판정 회로(112a)는 판독 인에이블 신호를 발생한다.
제2 어드레스 버퍼(어드레스 래치)(113b)는 OR 게이트(131) 및 지연 회로(132)를 통해 공급되는 판독 인에이블 신호(판독 커맨드 RD1)에 응답하여 어드레스 신호 A0-A4를 수신한다. 제2 어드레스 버퍼(113b)는 어드레스 신호 A0-A4에 포함된 Y 어드레스 데이터를 제2 디코더(컬럼 어드레스 디코더)(117b)에 공급한다.
제3 어드레스 버퍼(어드레스 래치)(113c)는 OR 게이트(131)를 통해 커맨드 검출 회로(112b)에 공급된 제1 판독 인에이블 신호(판독 커맨드 RD1)에 응답하여 커맨드 검출 회로(112b)로부터 공급된 검출 신호에 따라서 어드레스 신호 A5-A7를 수신한다. 제3 어드레스 버퍼(113c)는 어드레스 신호 A5-A7에 포함된 X 어드레스 데이터를 제3 디코더(컬럼 블록 선택용 어드레스 디코더)(117c)에 공급한다.
제2 디코더(117b)는 제2 어드레스 버퍼(113b)로부터 공급된 Y 어드레스 데이터에 따라서 컬럼 선택선 CL을 선택한다.
제3 디코더(117c)는 제3 어드레스 버퍼(113c)로부터 공급된 X 어드레스 데이터에 따라서 컬럼 블록과 서브 워드선 SWL을 선택한다. 이 때, 선택된 컬럼 블록과 관련된 감지 증폭기(S/A)와 서브 워드선이 활성화된다.
커맨드 검출 회로(112b)는 커맨드 판정 회로(112a)로부터 출력된 제1 판독 인에이블 신호(판독 커맨드 RD1) 만을 검출하여 검출 신호를 발생한다. 커맨드 검출 회로(112b)로부터의 검출 신호에 따라서, 확장된 X 어드레스 신호 XA〈11:13〉(어드레스 신호 A5-A7)는 제3 디코더(117c)에 유지된다.
제2 판독 인에이블 신호(도 32에 도시한 판독 커맨드 RD2)에 따라, 커맨드 검출 회로(112b)는 검출 신호를 발생하지 않는다. 따라서, 2회째 이후의 판독 커맨드 RD2 및 RD3에 응답하여, 어드레스 신호 A5-A7는 제3 어드레스 버퍼(113c)에서 인출되지 않는다.
도 36 및 도 37은 도 35의 회로 구성의 특정예를 도시하는 회로도이다. 도 38은 도 36 및 도 37에 도시한 회로의 내부 동작을 설명하는 파형도이다.
비교를 위해, 도 39에는 종래의 엑세스 제어 방법을 설명하는 블록도가 도시된다. 종래 기술에 따르면, 도 39에 도시한 바와 같이, 페이지 길이가 256이므로, 판독 또는 기록 인에이블 신호(즉, 판독 또는 기록 커맨드)가 출력될 때마다 Y 어드레스 신호 YA〈0:4〉 및 Y 어드레스 신호 YA〈5:7〉가 공급된다.
도 40은 도 35를 참조하여 설명한 엑세스 제어를 페이지 길이에 따라서 실행하는 예를 설명하는 블록도이다.
스위치 회로(133a,133b) 각각의 접점 위치가 페이지 길이 지정 신호 ASS에 따라서 전환될 때, 제2 및 제3 어드레스 버퍼(113b,113c)에서 래치된 어드레스 신호는 페이지 길이에 따라서 적절히 변경 가능하다. 제2 및 제3 디코더(117b,117c) 는 DRAM 코어(119)의 순간 순간의 논리 어드레스맵(페이지 길이)에 대응하여 발생된 X 어드레스 및 Y 어드레스를 DRAM 코어(119)에 공급한다.
도 41은 서브 워드선 SWL 및 감지 증폭기(S/A)를 활성화하는 제어를 설명하는 개략 블록도이다.
도 41에 도시한 바와 같이, 서브 워드선 인에이블 회로(141) 및 감지 증폭기 인에이블 회로(142)는 각각 페이지 길이 지정 신호 ASS에 응답하여 공급되는 커맨드 판정 회로(112a) 및 커맨드 검출 회로(112b) 중 하나의 출력 신호에 응답하여 서브 워드선 SWL과 감지 증폭기(S/A)를 활성화한다.
특히, 페이지 길이 PL가 페이지 길이 지정 신호 ASS에 의해서 풀페이지로 설정되는 경우, 인에이블 회로(141,142)는 각각 커맨드 판정 회로(112a)로부터의 활성화 신호(활성화 커맨드)에 응답하여 서브 워드선 SWL 및 감지 증폭기(S/A)를 활성화한다. 이것은 워드선 SWL 및 감지 증폭기(S/A)를 선택하는 데 필요한 X 어드레스 신호 XA의 모든 비트가 활성화 커맨드를 수신할 때 준비되기 때문이다.
페이지 길이 PL가 페이지 길이 지정 신호 ASS에 의해 풀페이지 보다 짧게 설정되는 경우, 인에이블 회로(141,142)는 검출 회로(112b)로부터의 검출 신호, 즉 판독 또는 기록 인에이블 신호(판독 또는 기록 커맨드)에 응답하여 서브 워드선 SWL과 관련된 감지 증폭기(S/A)와 서브 워드선 SWL을 활성화한다. 활성화될 감지 증폭기(S/A)와 서브 워드선 SWL의 선택은 활성화 커맨드로부터 수신되는 X 어드레스와 페이지 커맨드로부터 수신되는 X 어드레스 신호를 필요로 한다.
비교를 위해 도 42에는 종래의 인에이블 회로의 제어 방법을 설명하는 블록 도가 도시된다. 도 42에 도시한 바와 같이 종래 기술에 따르면, 인에이블 회로(141,142)는 각각 커맨드 판정 회로(112a)로부터의 활성화 신호에 응답하여 만 서브 워드선 SWL과 감지 증폭기(S/A)를 활성화하여 증폭한다.
제5 실시예에 따른 메모리 디바이스(110)는 다음의 효과를 가진다.
(1) 페이지 길이가 풀페이지 보다 짧게 설정되는 경우, DRAM 코어(119)의 논리 어드레스맵을 변경하기 위해 증가되는 X 어드레스 신호 XA는 제1 판독 커맨드 RD1가 입력될 때 메모리 디바이스(110)에 공급된다. 증가되는 X 어드레스 신호 XA가 이 때 사용되지 않는 외부 어드레스 단자를 이용하는 시분할 형태로 공급되므로, 페이지 길이는 외부 어드레스 단자수 및 그의 배치를 변경함이 없이 변경 가능하다. 따라서, DRAM 코어(119)의 논리 어드레스맵을 변경하는 경우, 범용 패키지를 사용하는 것이 가능하다. 이것은 메모리 디바이스의 개발 기간의 장기화 및 코스트 증가를 억제할 수 있다.
(2) 메모리 디바이스의 패키지를 변경하지 않고 페이지 길이를 변경 가능하므로, 메모리 디바이스를 이용하는 클라이언트의 시스템에 따른 효과적인 엑세스 방법이 달성 가능하다.
(3) 페이지 길이를 변경함으로써 활성화된 감지 증폭기(S/A)의 수를 필요한 최소수로 저감할 수 있다. 이것에 의해 메모리 디바이스의 소비 전류의 저감을 도모할 수 있다.
제5 실시예는 다음의 형태로 변경될 수 있다.
클램프 회로(117d)는 어드레스 발생 회로(117)와 별개로 설치될 수 있다.
도 30의 구성은 도 43에 도시한 구성으로 변경 가능하며 어드레스 신호 A(n-i+1) 내지 An에 따라 Y 어드레스 신호 및 X 어드레스 신호를 별개로 수신하기 위해 전용 어드레스 버퍼(113f,113g)를 설치할 수 있다.
도 30의 구성은 도 44에 도시한 구성으로 변경 가능하다. 이 경우, 개개의 어드레스 버퍼(113h 내지 113j)는 X 어드레스 신호 또는 Y 어드레스 신호를 수신하는 어드레스 버퍼를 공유한다. 어드레스 버퍼(113h 내지 113j) 각각의 출력 신호(X 어드레스 데이터 또는 Y 어드레스 데이터)는 XY 스위치 신호에 의해서 적절히 선택된다.
도 30의 구성은 도 45에 도시한 구성으로 변경 가능하다. 이 경우, 개개의 어드레스 버퍼(113k,113l,113n)는 X 어드레스 신호 또는 Y 어드레스 신호를 수신하는 어드레스 버퍼를 공유한다. 페이지 길이의 변경에 따라서 증가되는 어드레스 신호(X 어드레스 신호) 만을 수신하는 어드레스 버퍼(113m)가 별개로 설치 가능하다.
메모리 디바이스가 비동기형인 경우, 도 35에 도시한 커맨드 판정 회로(112a) 및 커맨드 검출 회로(112b)는 클록 신호 CLK1에 의존하지 않는 다른 구성으로 대체 가능하다.
도 35의 구성은 도 46에 도시한 구성으로 변경 가능하다. 제3 어드레스 버퍼(113c)는 커맨드 판정 회로(112a)로부터의 판독/기록 인에이블 신호(즉, 판독/기록 커맨드)가 입력될 때마다 어드레스 신호 A5-A7를 수신한다. 2회째 이후의 판독/기록 커맨드와 관련하여, 제3 디코더(117c)는 커맨드 검출 회로(112b)로부터의 검출 신호에 따라서 제3 어드레스 버퍼(113c)로부터의 X 어드레스 데이터를 다시 래치하지 않도록 설계 가능하다. 도 47 및 도 48은 도 46의 회로 구성의 특정예를 도시하는 회로도이다.
도 49는 도 46의 구성으로 실행되는 어드레스 제어가 페이지 길이 PL에 따라서 실행되는 경우를 도시한다. 이 경우, 스위치 회로(133a,133b)의 접점 위치는 페이지 길이 지정 신호 ASS에 의해서 전환된다. 따라서 X 어드레스 및 Y 어드레스는 소정의 페이지 길이 PL를 가진 논리 어드레스맵에 대응하여 발생되고 제2 및 제3 디코더(117b,117c)로부터 각각 출력된다.
도 41에서 감지 증폭기(S/A) 인에이블 회로(142) 만이 제어 가능하다.
다음에는 본 발명의 제6 실시예에 대해서 설명하기로 한다.
제6 실시예는 페이지 길이 PL가 제5 실시예의 메모리 디바이스(110)를 이용하여 256에서 32로 변경되는 경우, 페이지 길이의 변화에 따라서 증가하는 X 어드레스를 인출하는 또 다른 제어 방법에 관한 것이다.
도 50은 제6 실시예의 내부 동작을 설명하는 파형도이다.
제6 실시예에서, 도 50에 도시한 바와 같이, 판독 커맨드 RD1는 활성화 커맨드 ACT의 하나의 클록 후 공급된다. 활성화 커맨드 ACT가 공급되는 시점에서 공급되는 제1 판독 커맨드 RD1의 시간 tRCD은 tRCD = 1로 설정되고 판독 커맨드 RD1는 제5 실시예의 것 보다 1 클록 빨리 공급된다(제5 실시예의 tRCD = 2(도 32를 참조).
따라서, 페이지 길이의 변경(256에서 32로 변경)에 따라서 증가하는 X 어드레스 신호 XA〈11:13〉는 제5 실시예의 것 보다 1 클록 빨리 공급된다. 이것에 의 해 서브 워드선 SWL과 관련 감지 증폭기(S/A)는 거의 1 클록 빨리 활성화될 수 있다.
일반적으로, 워드선 WL과 서브 워드선 SWL을 활성화하는 동작을 완전히 종료하기 위해, 판독 커맨드 RD1에 응답하여 활성화 커맨드 ACT의 입력부터 엑세스 동작의 개시하기까지 소정의 지연(대기) 기간이 필요하다. 클록 신호의 주파수에 따라 가변하는 지연 기간은 현재 사용되는 머신의 통상의 클록 주파수에 대해서 2 클록을 필요로 한다. 판독 커맨드 RD1에 응답하는 엑세스 동작을 위한 시작 타이밍은 판독 커맨드 RD1가 입력되는 시점부터 실질적으로 1 클록 지연되어야 한다.
CAS 대기 시간 tCL은 판독 커맨드의 입력부터 판독 데이터의 출력까지의 기간(클록의 수)을 정의한다. 그러므로, 도 50에 도시한 바와 같이, 제1 판독 커맨드 RD1에 대응하는 CAS 대기 시간 tCL은 미리 설정된 CAS 대기 시간값 tCL = 3(설정값)에서 tCL = 4로 변경된다. 따라서, 메모리 디바이스(110)는 판독 커맨드 RD1의 발생 후 4 클록 다음에 판독 데이터(D11,D12)를 순차적으로 출력한다.
그 후, 판독 커맨드(RD2,RD3)에 응답하여, 메모리 디바이스(110)는 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 신호 BA〈0:1〉를 순차적으로 인출하고 미리 설정된 CAS 대기 시간 tCL(tCL = 3: 설정값)에 따라서 판독 데이터를 순차적으로 출력한다.
이 때, 2회째 이후의 순차 판독 커맨드 RD2 및 RD3에 응답하여, 증가된 X 어드레스 신호 XA를 인출하지 않고 Y 어드레스 신호 YA〈0:4〉와 뱅크 어드레스 신호 BA〈0:1〉 신호를 공급한다. 비록 전술한 제6 실시예의 설명이 판독 커맨드 RD1 내 지 RD3에 대해서 행해졌지만, 기록 커맨드의 경우에도 동일하게 적용된다.
도 51은 CAS 대기 시간 tCL의 제어 방법을 설명하는 블록도이다.
제6 실시예에서, 커맨드 디코더(112)(도 28을 참조)는 커맨드 판정 회로(112a), 제1 페이지 커맨드 검출 회로(112b), CAS 대기 시간 제어 회로(112c)를 포함한다.
커맨드 판정 회로(112a)는 입력 커맨드가 판독 커맨드인지 혹은 기록 커맨드인지를 판정하고 그 판정에 따라 판독 인에이블 신호 또는 기록 인에이블 신호를 발생한다. 판독 인에이블 신호 또는 기록 인에이블 신호는 커맨드 검출 회로에 공급된다. 커맨드 검출 회로(112b)는 커맨드 판정 회로(112a)로부터 공급된 제1 판독 인에이블 신호 또는 기록 인에이블 신호를 검출하여 검출 신호를 발생한다. 검출 신호는 CAS 대기 시간 제어 회로(112c)에 공급된다.
내부 클록 신호 CLK1에 응답하여, CAS 대기 제어 회로(112c)는 소정의 클록수에 따라서 출력 제어 신호를 발생하고 CAS 대기 시간 tCL을 제어한다. CAS 대기 시간 tCL은 내부 커맨드(도 50의 판독 커맨드 RD1,RD2 또는 RD3)를 설정하는 시점부터 출력 데이터를 설정하는 시각까지의 시간이다.
커맨드 검출 회로(112b)로부터 검출 신호를 수신하는 경우, CAS 대기 시간 제어 회로(112c)는 그 때 검출 신호에 응답하여 CAS 대기 시간 tCL의 값을 변경한다. 특히, 제6 실시예의 CAS 대기 시간 제어 회로(112c)는 커맨드 검출 회로(112b)로부터의 검출 신호에 응답하여 소정값(설정값) 보다 1 크게 CAS 대기 시간값 tCL 을 설정한다.
도 50에서, CAS 대기 시간 tCL은 모드 레지스터 설정 커맨드 MRS에 의해 tCL = 3(설정값)으로 설정된다. 다음에, 활성화 커맨드 ACT의 생성 이후 제1 판독 커맨드 RD1가 공급되는 경우, CAS 대기 시간 제어 회로(112c)는 커맨드 검출 회로(112b)로부터 검출 신호를 수신한다. 검출 신호에 따라서, CAS 대기 시간 제어 회로(112c)는 CAS 대기 시간 tCL 값(tCL = 3: 설정값)을 tCL = 4로 변경한다. CAS 대기 시간 제어 회로(112c)는 제1 판독 커맨드 RD1가 입력되고 2회째 이후의 판독 커맨드 RD2 및 RD3에 응답하여 tCL = 3으로 설정하는 경우에 만 CAS 대기 시간 tCL을 tCL = 4로 변경한다.
제6 실시예에 따른 메모리 디바이스(40)는 다음의 효과를 가진다.
메모리 디바이스(110)는 제5 실시예의 것 보다 1 클록 빠르게 활성화 커맨드 ACT를 입력한 후 제1 판독 커맨드 RD1를 수신한다. 이 때 메모리 디바이스(110)는 제5 실시예의 것 보다 1 클록 빠른 페이지 길이의 변화에 따라서 증가하는 X 어드레스 신호 XA를 수신한다. 따라서, 서브 워드선 SWL 및 감지 증폭기(S/A)를 거의 1 클록 빨리 활성화하는 것이 가능하다. 이 때 CAS 대기 시간 제어 회로(112c)가 판독 커맨드 RD1에 대응하여 CAS 대기 시간 tCL을 tCL = 4로 설정할 때, 서브 워드선 SWL과 감지 증폭기(S/A)가 활성화되는 시각부터 판독 데이터를 출력하는 시각까지 충분한 기간을 확보할 수 있다.
다음에는 본 발명의 제7 실시예에 대해서 설명하기로 한다.
제7 실시예는 페이지 길이 PL가 제5 실시예의 메모리 디바이스(110)를 이용하여 256에서 32로 변경되는 경우 페이지 길이의 변화에 따라 증가하는 X 어드레스 를 인출하는 또 다른 제어 방법에 관한 것이다.
도 52는 제7 실시예에 따른 엑세스 제어 방법을 설명하는 블록도이다.
제7 실시예에서, 커맨드 디코더(112)(도 28을 참조)는 커맨드 판정 회로(112a)와 소정 시간 검출 회로(이후 "검출 회로라 한다)(112d)를 포함한다. 검출 회로(112d)는 커맨드 판정 회로(112a)로부터 공급되는 내부 클록 신호 CLK1 및 활성화 신호, 판독 또는 기록 인에이블 신호를 수신한다.
커맨드 판정 회로(112a)는 내부 커맨드가 활성화 커맨드 ACT인 경우 활성화 신호를 발생한다. 활성화 신호에 응답하여, 검출 회로(112d)는 소정의 시간(이후, "어드레스 대기 시간 tAL"이라 함)이 경과한 후 증가된 X 어드레스 신호를 수신하는 어드레스 인출 신호를 발생한다.
제7 실시예에서, 어드레스 대기 시간 tAL은 내부 클록 신호 CLK1에 따라 설정되며 검출 회로(112d)는 내부 클록 신호 CLK1의 소정의 클록수를 카운트한 후 어드레스 인출 신호를 발생한다. 이 때, 검출 회로(112d)는 제1 판독 인에이블 신호 또는 기록 인에이블 신호가 커맨드 판정 회로(112a)로부터 공급될 때까지 어드레스 인출 신호를 출력한다.
페이지 길이 PL가 32로 설정되는 경우, 스위치 회로(133)는 페이지 길이 지정 신호 ASS에 의해서 도 52에 도시한 접점 위치로 전환된다.
제3 어드레스 버퍼(113c)는 검출 회로(112d)로부터의 어드레스 인출 신호에 따라서 어드레스 신호 A0-An를 수신하여 증폭한다. 버퍼(113c)는 어드레스 신호 A0-An에 따라서 X 어드레스 데이터를 발생하여 X 어드레스 데이터를 래치한다. X 어드레스 데이터는 제3 디코더(117c)에 공급된다. 제3 디코더(117c)는 X 어드레스 데이터에 대응하는 컬럼 블록(서브 워드선 SWL)을 지정하는 컬럼 블록을 DRAM 코어(119)에 공급한다.
도 52에 도시한 바와 같이, 검출 회로(112d)로부터의 검출 신호에 따라서 공급되는 X 어드레스 신호(증가된 X 어드레스)는 페이지 길이 지정 신호 ASS에 따라서 제2 어드레스 버퍼(113b) 또는 제3 어드레스 버퍼(113c) 중 어느 하나에 의해서공급된다. 도 53은 도 52의 검출 회로(112d)의 특정 회로 구성의 일례를 도시하는 회로도이다.
도 54는 실시예의 내부 동작을 설명하는 파형도이다. 도 54에 대한 다음의 설명은 검출 회로(112d)의 어드레스 대기 시간 tAL이, 예컨대 tAL = 1로 설정되는 경우에 대해서 주어진다.
도 54에 도시한 바와 같이, 페이지 길이 PL의 변화(256에서 32로 변화)에 따라서 증가하는 X 어드레스 신호 XA〈0:4〉는 활성화 커맨드 ACT의 입력 이후 1 클록 다음의 검출 회로(112d)로부터의 어드레스 인출 신호에 의해서 공급된다. 이 때, 컬럼 블록(서브 워드선 SWL)은 선택되고 선택된 서브 워드선 SWL 및 관련 감지 증폭기(S/A)가 활성화된다.
그 후, 판독 커맨드 RD1-RD3에 응답하여, 메모리 디바이스(110)는 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 신호 BA〈0:1〉를 순차적으로 인출하고 사전 설정된 CAS 대기 시간(tCL = 3) 및 버스트 길이(BL = 2)에 따라 판독 데이터를 순차적으로 출력한다. 이 때, 판독 커맨드 RD1-RD3에 응답하여 증가된 X 어드레스 신 호 XA는 인출되지 않고 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 신호 BA〈0:1〉만이 공급된다. 비록 전술한 제7 실시예의 설명이 판독 커맨드 RD1 내지 RD3에 대해서 주어졌지만, 기록 커맨드의 경우에도 동일하게 적용될 수 있다.
제7 실시예에 따른 메모리 디바이스(40)는 다음의 효과를 가진다.
(1) 커맨드 판정 회로(112a)로부터의 활성화 신호에 응답하여, 커맨드 디코더(112)의 검출 회로(112d)는 소정의 시간(어드레스 대기 시간 tAL)이 경과한 후 어드레스 인출 신호를 발생한다. 따라서, 페이지 길이 PL의 변화에 따라서 증가하는 X 어드레스 신호 XA는 활성화 커맨드 ACT(tAL = 1)의 1 클록 후에 공급된다. 이것에 의해 서브 워드선 SWL 및 관련 감지 증폭기(S/A)는 빠른 활성화가 가능하게 된다. 증가된 X 어드레스 신호 XA가 판독 커맨드 RD1의 입력 보다 빠른 타이밍으로 공급될 때, 증가된 X 어드레스 신호 XA의 인출은 외부 어드레스 단자의 배치에 의존하지 않는다.
(2) 각 커맨드 출력 시 지정되는 활성화 커맨드 ACT 및 판독 커맨드 RD와 어드레스 신호의 타이밍은 페이지 길이(논리 어드레스맵)에 의존하지 않는다. 메모리 제어기(CPU)는 단지 확장되는 X 어드레스에 대응하는 어드레스 신호를 발생하고 그 어드레스 신호를 활성화 커맨드 ACT와 판독 커맨드 RD 사이에서 메모리 디바이스(110)에 공급한다. 이것은 논리 어드레스맵의 변경을 보다 용이하게 하여 많은 수고 없이도 새로운 기능(논리 어드레스맵을 변경하는 기능)의 사용을 가능하게 한다.
다음에는 본 발명의 제8 실시예에 대해서 설명하기로 한다. 제8 실시예에서, 제7 실시예에 따른 검출 회로(112d)의 어드레스 대기 시간 tAL은, 예컨대 tAL = 0.5로 설정된다.
도 55는 제8 실시예에 따른 메모리 디바이스(110)의 내부 동작을 설명하는 파형도이다. 도 55에 도시한 바와 같이, 페이지 길이 PL의 변화에 따라 증가하는 X 어드레스 신호 XA는 활성화 커맨드의 입력 후 0.5 클록 다음에 검출 회로(112d)로부터의 어드레스 인출 신호에 따라서 공급된다.
메모리 디바이스(110)는 활성화 커맨드 ACT가 입력된 후 클록 신호 CLK의 상승 엣지에서 X 어드레스 신호 XA〈0:10〉를 인출하고 0.5 클록 후 클록 신호 CLK의 하강 엣지에서 증가된 X 어드레스 신호 XA〈0:4〉를 수신한다.
제8 실시예에서, 어드레스 대기 시간을 tAL = 0.5로 설정함으로써 증가된 X 어드레스 신호 XA는 제7 실시예의 것 보다 0.5 클록 빨리 공급되게 된다. 따라서, 서브 워드선 SWL과 감지 증폭기(S/A)는 거의 0.5 클록 빨리 활성화된다.
그후, 메모리 디바이스(110)는 판독 커맨드 RD1-RD3에 응답하여 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 신호 BA〈0:1〉를 순차적으로 수신한다. 판독 데이터는 미리 설정된 CAS 대기 시간(tCL = 3)과 버스트 길이(BL = 2)에 따라서 순차적으로 출력된다. 이 때 판독 커맨드 RD1-RD3에 응답하여, 증가된 X 어드레스 신호 XA는 인출되지 않고 Y 어드레스 신호 YA〈0:4〉 및 뱅크 어드레스 신호 BA〈0:1〉만이 공급된다. 비록 전술한 제7 실시예의 설명이 판독 커맨드 RD1 내지 RD3에 대해서 주어졌지만, 기록 커맨드의 경우에도 동일하게 적용된다.
제8 실시예에 따른 메모리 디바이스(110)는 다음의 효과를 가진다.
(1) 제8 실시예에서, 어드레스 대기 시간 tAL이 tAL = 0.5로 설정되므로, 페이지 길이 PL의 변화에 따라 증가한 X 어드레스 신호 XA는 활성화 커맨드 ACT의 0.5 클록 후 공급된다. 따라서, 제8 실시예는 서브 워드선 SWL과 감지 증폭기(S/A)를 제7 실시예 보다 거의 0.5 클록 빠르게 활성화할 수 있다. 따라서, 판독 커맨드 RD1에 따른 엑세스 동작의 시작 타이밍은 페이지 길이가 변경될 때 지연되지 않는다.
당업자라면 본 발명의 사상 및 범위를 일탈하지 않는 많은 다른 특정 형태로 본 발명을 실시할 수 있다. 특히, 본 발명은 다음의 형태로 실시될 수 있다.
제5 내지 제8 실시예에서, 2가지 형태의 입력 활성화 커맨드 ACT를 사용하여 2 가지 형태의 입력 활성화 커맨드 ACT에 따라서 페이지 길이를 설계하도록 한다.
제5 및 제6 실시예에서, 페이지 길이의 변화에 따라 증가하는 X 어드레스 신호가 제1 판독/기록 커맨드에 의해서 인출된 후, Y 어드레스 신호는 커맨드의 소정의 클록수 후(1 클록 후)에 공급 가능하다.
제8 실시예에서, 증가된 X 어드레스 신호는 DDR(double data rate)을 이용하여 수신 가능하다. 이 경우, 2 개의 상보형 클록 신호 CLK 및 /CLK가 사용된다. X 어드레스 신호는 클록 신호 CLK의 상승에 따라서 수신 가능하며 증가된 X 어드레스 신호는 클록 신호 CLK를 바로 따르며 위상이 클록 신호 CLK와 180 도 다른 클록 신호 /CLK의 상승에 따라서 수신 가능하다.
제5 내지 제8 실시예에서, 논리 어드레스맵의 변경은 비동기형 메모리에 적용될 수 있다. 이 경우, 논리 어드레스맵은 전술한 제4 실시예의 설명에서 기술한 일리걸 엔트리 시스템에 의해서 변경 가능하다.
제7 및 제8 실시예가 비동기형 메모리 디바이스에 적용된 경우, 검출 회로(112d)는 소정의 시간(tAL)이 경과한 후 내부 클록 신호 CLK1에 의존하지 않고 그의 검출 신호를 발생하여 출력한다.
각각의 실시예에서, 논리 어드레스맵은 메모리 디바이스에 설치된 내부의 퓨즈 또는 본딩 옵션에 의해서 설정 가능하다. 이 경우, 제품 출하 시 또는 유저가 메모리 디바이스를 사용할 때 내부의 퓨즈를 절단하거나 본딩 모드를 변경함으로써 설정된다. 메모리 디바이스는 논리 어드레스맵이 필요에 따라 변경되도록 논리 어드레스맵을 설정하기 위해 외부 디바이스에 의해서 프로그램될 수 있는 설정 회로를 갖도록 설계 가능하다. 이 경우, 논리 어드레스맵은 단기간 또는 장기간에 걸쳐서 고정된다. 이것에 의해 기존 프로그램 또는 CPU를 사용할 수가 있다. 또한 매 로우 엑세스 사이클 마다 논리 어드레스맵을 변경하기 위한 수고를 없앨 수가 있다.
각각의 실시예에서, 서브 워드선 SWL과 동일 시각에 메인 워드선 WL이 활성화될 수 있다.
각각의 실시예는 X 어드레스 신호 및 Y 어드레스 신호에 대응하는 모든 외부 어드레스 단자를 갖는 메모리 디바이스로 구현 가능하다.
각각의 실시예에서, 메모리셀의 비트수는 어드레스 구성 및 어드레스 구성을 전환하는 형태가 필요에 따라 변경 가능하다.
X 어드레스의 깊이가 Y 어드레스의 깊이 보다 얕은 경우, 어드레스 구성 설 정 단자는 활성화 시 사용되지 않는 어드레스 단자에 의해 공용 가능하다.
어드레스 구성을 설정하는 커맨드는 활성화 커맨드 이외에 프리차지 커맨드 또는 또 다른 새로운 커맨드일 수 있다.
논리 어드레스맵은 뱅크 단위로 독립적으로 변경 가능하다. 논리 어드레스맵을 뱅크 단위로 설정(변경)함으로써 시스템 성능을 더욱 향상시킬 수 있다.
무효화될 어드레스 비트의 위치는 필요에 따라 변경 가능하다.
따라서, 본 발명의 실시예는 예증의 실시예이며 이에 만 제한되지는 않는다. 본 발명은 여기서 설명한 상세 내용에 제한되지 않으며 본 발명의 청구 범위 및 등가물 내에서 수정되거나 구현 가능될 수 있다.
상술한 바와 같이 본 발명에 의하면, 패키지를 변경하지 않고 효율적인 엑세스와 소비 전류의 저감을 도모할 수 있는 메모리 디바이스, 메모리 디바이스의 내부 제어 방법, 시스템, 시스템에서의 메모리 디바이스의 제어 방법을 제공할 수 있다.

Claims (81)

  1. 메모리 디바이스로서,
    메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의해 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 어드레스 구성 선택 회로와,
    상기 메모리 어레이 및 상기 어드레스 구성 선택 회로에 동작 가능하게 접속되어, 제1 어드레스를 발생하는 제1 어드레스 신호와 제2 어드레스를 발생하는 제2 어드레스 신호를 수신하는 어드레스맵 변경 유니트
    를 포함하며,
    상기 어드레스맵 변경 유니트는, 상기 제1 어드레스 신호의 입력시마다 상기 어드레스 구성 선택 신호에 따라, 상기 제1 어드레스 신호의 일부를 상기 제2 어드레스 신호로 바꾸거나 상기 제2 어드레스 신호의 일부를 상기 제1 어드레스 신호로 바꿈으로써 논리 어드레스맵을 변경할 수 있는 것인, 메모리 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 메모리 디바이스로서,
    메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되어, 상기 제1 어드레스를 발생하는 외부 어드레스 신호를 포함하는 복수의 어드레스 신호를 수신하는 어드레스 버퍼와,
    엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의해 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 어드레스 구성 선택 회로와,
    상기 어드레스 버퍼 및 상기 어드레스 구성 선택 회로에 동작 가능하게 접속되어, 상기 외부 어드레스 신호의 입력 시마다 상기 어드레스 구성 선택 신호에 따라, 상기 외부 어드레스 신호를 이용하여 상기 제1 어드레스 또는 제2 어드레스를 발생하고, 상기 제1 어드레스의 일부를 상기 제2 어드레스로 바꾸거나 상기 제2어드레스의 일부를 상기 제1 어드레스로 바꿈으로써 상기 논리 어드레스맵을 변경하는 어드레스 제어 유니트
    를 포함하는 메모리 디바이스.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 메모리 디바이스로서,
    메모리 어레이의 로우 어드레스에 상응하는 제1 어드레스 및 메모리 어레이의 컬럼 어드레스에 상응하는 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하고, 상기 제1 어드레스 및 제2 어드레스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되어, 상기 제1 어드레스를 발생하는 제1 어드레스 신호 및 상기 제2 어드레스를 발생하는 제2 어드레스 신호를 포함하는 복수의 어드레스 신호를 수신하는 어드레스 버퍼와,
    상기 어드레스 버퍼에 동작 가능하게 접속되어, 상기 제1 어드레스 신호의 입력 시마다 엑세스 정보에 따라서 상기 제1 어드레스 신호의 일부 및 상기 제2 어드레스 신호의 일부 중 적어도 하나를 무효화하여 상기 논리 어드레스맵을 변경하는 어드레스 신호 무효화 유니트
    를 포함하는 메모리 디바이스.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 메모리 디바이스의 논리 어드레스맵을 변경하는 내부 제어 방법으로서, 상기 메모리 디바이스는 메모리 어레이의 로우 어드레스에 상응하는 제1 어드레스 및 메모리 어레이의 컬럼 어드레스에 상응하는 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하고, 상기 제1 어드레스 및 제2 어드레스는 복수의 어드레스 신호에 따라서 발생되는 메모리 어레이를 구비하며, 상기 논리 어드레스맵은 상기 메모리 어레이의 논리 형태를 나타내고 상기 제1 어드레스 및 상기 제2 어드레스에 따라서 정의되며, 상기 방법은,
    상기 복수의 어드레스 신호를 수신하는 단계와,
    상기 논리 어드레스맵을 변경하는 엑세스 정보를 수신하는 단계와,
    상기 복수의 어드레스 신호와 상기 엑세스 정보에 따라서 제1 어드레스를 발생하는 복수의 제1 어드레스 신호를 발생하는 단계와,
    상기 복수의 어드레스 신호와 상기 엑세스 정보에 따라서 제2 어드레스를 발생하는 복수의 제2 어드레스 신호를 발생하는 단계와,
    상기 복수의 제1 어드레스 신호 발생 시마다 상기 엑세스 정보에 따라서 상기 복수의 제1 어드레스 신호의 일부와 상기 복수의 제2 어드레스 신호의 일부 중 하나를 무효화하여 상기 논리 어드레스맵을 변경하는 단계
    를 포함하는 내부 제어 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제19항에 있어서, 엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호의 조합에 의한 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 단계를 더 포함하며,
    상기 변경 단계는 상기 어드레스 구성 선택 신호에 따라서 상기 복수의 제1 어드레스 신호의 일부와 상기 복수의 제2 어드레스 신호의 일부 중 하나를 무효화하는 것인, 내부 제어 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 메모리 디바이스와,
    상기 메모리 디바이스에 동작 가능하게 접속되어 순간 순간의 엑세스 정보를 상기 메모리 디바이스에 공급하는 제어 디바이스
    를 포함하는 시스템으로서,
    상기 메모리 디바이스는,
    메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의해 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 어드레스 구성 선택 회로와,
    상기 메모리 어레이 및 상기 어드레스 구성 선택 회로에 동작 가능하게 접속되어, 상기 제1 어드레스의 입력시마다 상기 어드레스 구성 선택 신호에 따라 상기 제1 어드레스의 일부를 상기 제2 어드레스로 바꾸거나 상기 제2 어드레스의 일부를 상기 제1 어드레스로 바꾸는 어드레스 제어 회로를 포함하는 것인, 시스템.
  28. 삭제
  29. 삭제
  30. 메모리 디바이스 및 제어 디바이스를 포함하는 시스템 내의 메모리 디바이스 제어 방법으로서, 상기 제어 디바이스는 상기 메모리 디바이스에 동작 가능하게 접속되어, 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이를 포함하는 메모리 디바이스를 제어하며, 상기 방법은,
    상기 제어 디바이스로 하여금 순간 순간의 엑세스 정보를 상기 메모리 디바이스에 공급하게 하는 단계와,
    상기 제어 디바이스로 하여금 엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의해 상기 논리 어드레스맵의 변경에 상응하는 어드레스 구성 선택 신호를 발생시키는 단계와,
    상기 제어 디바이스로 하여금 상기 제1 어드레스의 입력시마다 상기 어드레스 구성 선택 신호에 따라 상기 제1 어드레스의 일부를 상기 제2 어드레스로 바꾸거나 상기 제2 어드레스의 일부를 상기 제1 어드레스로 바꿔 상기 메모리 어레이의 논리 어드레스맵을 변경하게 하는 단계
    를 포함하는 메모리 디바이스의 제어 방법.
  31. 메모리 디바이스로서,
    메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되고 복수의 어드레스 입력 단자를 구비하며, 상기 복수의 어드레스 입력 단자에서 상기 제1 어드레스 또는 상기 제2 어드레스를 발생하는 외부 어드레스를 수신하는 어드레스 버퍼로서, 상기 복수의 어드레스 입력 단자는 M 비트의 제1 어드레스 또는 N 비트의 제2 어드레스 중 더 많은 비트수를 갖는 어느 하나에 대응하는 입력 단자를 포함하는 것인, 상기 어드레스 버퍼와,
    엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의한 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 어드레스 구성 선택 회로와,
    상기 어드레스 버퍼 및 상기 어드레스 구성 선택 회로에 동작 가능하게 접속되어, 상기 제1 어드레스의 입력시마다 상기 어드레스 구성 선택 신호에 따라 상기 제1 어드레스의 일부를 상기 제2 어드레스로 바꾸거나 상기 제2 어드레스의 일부를 상기 제1 어드레스로 바꿔 상기 논리 어드레스맵을 변경하는 어드레스 제어 회로
    를 포함하는 메모리 디바이스.
  32. 삭제
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  34. 삭제
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  43. 메모리 디바이스로서,
    메모리 어레이의 로우 어드레스에 상응하는 제1 어드레스 및 메모리 어레이의 컬럼 어드레스에 상응하는 제2 어드레스에 따라 정렬된 복수의 메모리 셀을 포함하고, 상기 제1 어드레스 및 제2 어드레스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되고 복수의 어드레스 입력 단자를 구비하며, 상기 복수의 어드레스 입력 단자에서 상기 제1 어드레스 또는 상기 제2 어드레스를 발생하는 외부 어드레스를 수신하는 어드레스 버퍼로서, 상기 복수의 어드레스 입력 단자는 M 비트의 제1 어드레스 또는 N 비트의 제2 어드레스 중 더 많은 비트수를 갖는 어느 하나에 대응하는 입력 단자를 포함하는 것인, 상기 어드레스 버퍼와,
    상기 어드레스 버퍼에 동작 가능하게 접속되어, 엑세스 정보에 따라 상기 외부 어드레스의 적어도 일부를 무효화하여 상기 논리 어드레스맵을 변경하는 어드레스 무효화 회로
    를 포함하는 메모리 디바이스.
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  48. 삭제
  49. 메모리 디바이스로서,
    메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 제1 어드레스 및 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되며 복수의 어드레스 입력 단자를 구비하며, 상기 복수의 어드레스 입력 단자에서 상기 제1 어드레스 및 상기 제2 어드레스를 발생하는 외부 어드레스를 수신하는 어드레스 버퍼로서, 상기 복수의 어드레스 입력 단자는 M 비트의 제1 어드레스와 N 비트의 제2 어드레스를 동시에 수신하는 입력 단자를 포함하는 것인, 상기 어드레스 버퍼와,
    엑세스 정보를 포함하는 제어 신호 또는 복수의 제어 신호들의 조합에 의해 상기 논리 어드레스맵의 변경에 따라 어드레스 구성 선택 신호를 발생하는 어드레스 구성 선택 회로와,
    상기 어드레스 버퍼 및 상기 어드레스 구성 선택 회로에 동작 가능하게 접속되어, 상기 제1 어드레스의 입력시마다 상기 어드레스 구성 선택 신호에 따라 상기 제1 어드레스의 일부를 상기 제2 어드레스로 바꾸거나 상기 제2 어드레스의 일부를 상기 제1 어드레스로 바꿔 상기 논리 어드레스맵을 변경하는 어드레스 제어 회로
    를 포함하는 메모리 디바이스.
  50. 메모리 디바이스로서,
    메모리 어레이의 로우 어드레스에 상응하는 제1 어드레스 및 메모리 어레이의 컬럼 어드레스에 상응하는 제2 어드레스에 따라서 정렬된 복수의 메모리 셀을 포함하고, 상기 제1 어드레스 및 제2 어드레스는 메모리 어레이의 논리 형태를 나타내는 논리 어드레스맵을 정의하는 메모리 어레이와,
    상기 메모리 어레이에 동작 가능하게 접속되며 복수의 어드레스 입력 단자를 가지며, 상기 복수의 어드레스 입력 단자에서 상기 메모리 어레이의 로우 어드레스에 상응하는 상기 제1 어드레스 및 상기 메모리 어레이의 컬럼 어드레스에 상응하는 상기 제2 어드레스를 발생하는 외부 어드레스를 수신하는 어드레스 버퍼로서, 상기 복수의 어드레스 입력 단자는 M 비트의 제1 어드레스와 N 비트의 제2 어드레스를 동시에 수신하는 입력 단자를 포함하는 것인, 상기 어드레스 버퍼와,
    상기 어드레스 버퍼에 동작 가능하게 접속되어, 엑세스 정보에 따라 상기 외부 어드레스의 적어도 일부를 무효화하여 상기 논리 어드레스맵을 변경하는 어드레스 무효화 회로
    를 포함하는 메모리 디바이스.
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