TW594743B

TW594743B - Memory device and internal control method therefor

Info

Publication number: TW594743B
Application number: TW091124572A
Authority: TW
Inventors: Shinichiro Ikeda; Yoshiharu Kato
Original assignee: Fujitsu Ltd
Priority date: 2001-11-07
Filing date: 2002-10-23
Publication date: 2004-06-21
Also published as: EP1310878A3; KR20030038450A; US7133996B2; KR100953880B1; EP1310878A2; US20030088753A1; CN1200353C; CN1417687A

Description

594743 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） t發明所屬之技術領域3 參考相關文獻本申請案係基於在於2001年11月7號提出的日本專利 5申請案第2001-342164號以及於2001年11月9號提出的第 2001-345266號且有申請專利範圍優先權，其内容在此合併為參考文獻。本發明係關於一種記憶體裝置，一種其之内部控制方法，一系統以及在系統内之記憶體控制之方法。 0 【】最近，因為客戶（系統端）需求的記憶體容量增加之故，存取速度之增加（較高的操作頻率），1/〇匯流排寬度的增加（在一次存取中處理的資料位元數之增加），因此需要一刷新刼作之半導體記憶體（動態RAMs)之電流消耗傾向增 5加。記憶體裝置之功率消耗上的增加有可能造成安褒了‘ 樣一個記憶體裝置之系統的總電流消耗增加。因此，存在著減少記憶體裝置之功率消耗的需要。電流消耗之增加會使得一記憶體裝置之晶片溫度上升。-般來說，DRAM晶胞之資料維持特性(即刷新特性：〇 TREF)在高溫時被削弱（維持時間變短）。目此，從資料維持特性之觀點來看，需要減少電流消耗。即’半導體記憶體需要性能改進，諸如更大的記憶體谷量’更快速的存取以及1/〇匯流排寬度的伸展，以及應滿足功率消耗上的減少。 6 594743 玫、發明說明一記憶體裝置具有一記憶體晶胞陣列，其具有一多個記憶體晶胞與感測放大器之陣列。每個記憶體晶胞藉由操作耦合至佈局於例如X方向上的多條字線之一以及佈局於 Y方向上的多條位元線之一上。每條位元線被提供以一感 5測放大器，其放大一單一記憶體晶胞之資訊（讀取資料）並維持資訊。在1百萬位元之記憶體容量的情況中，記憶體裝置之邏輯位址包括一例如10位元之χ(列）位址（21G=1024字線 WL)以及一 10位元之γ(行）位址（21G=i〇24位元線BL(1024個 10 感測放大裔））。（注意·位元線定義=一對互補的位元線）。若字線WL之佈局高度與位元線BL之佈局高度相同，在此情況中，邏輯記憶體陣列特性化為具有一正方形。下列將說明一與系統時脈CLK同步之SDRAM(同步 DRAM)之内部操作來做為一記憶體裝置之一例。 15 一 SDRAM根據與一系統時脈CLK同步並造成記憶體裝置作用/不作用之啟動/預充電指令之下降和上升來操作 ’以及根據用以將資料從記憶體裝置輸入與輸出之寫入/ 讀取指令來操作。當在糸統時脈CLK之上升邊緣從一外部裝置接收一啟 20動指令時，SDRAM取得一X位址並將X位址於一 X解碼器中解碼。根據所解碼的X位址，選擇一單一字線並致能該所選擇的字線。多個連接至所選字線之記憶體晶胞將資料輸出給個別的位元線，且個別的感測放大器將資料放大並維持（閂鎖）。 7 594743 玖、發明說明當在系統時脈CLK之上升邊緣，在啟動指令幾個時脈的延遲後從外部裝置接收到一讀取指令時，SDRAM取得一 Y位址並將Y位址在一 Y解碼器中解碼。根據所解碼的γ 位址，將保留在一單一感測放大器中的資料從記憶體裝置 5輸出。當從外部裝置接收到一寫入指令時，SDRAM取得一 Y位址並將Y位址在Y解碼器中解碼，根據所解碥的丫位址，透過一單一感測放大器將寫入資料寫入相關的記憶體晶胞中。之後，視所需執行一讀取/寫入指令，並對對應於一所要的Y位址之記憶體晶胞和外部裝置做存取。 10 在讀取/寫入指令幾個時脈之延遲之後，SDRAM在系統時脈CLK之上升邊緣接收到的預充電指令。預充電指令將致能的字線，感測放大器和位元線重置（均等化），且記憶體障列返回初始狀態以等待下一個啟動指令。至重置操作為止需要一内部時間，且從接收預充電指 15令至加上下一個啟動指令需要幾個時脈之時間（等待）。同樣地，從啟動指令至一讀取/寫入指令需要幾個時脈之時間（等待）。雖然為了說明性簡化已予記憶體陣列之輸入/輸出資料位元數為1之情況之說明，但當輸入/輸出資料位元數為 20 η時由一 Y位址同時致能n個感測放大器（寫為‘‘n 1/〇”(例如$ I/O))。N個感測放大器分別透過匯流排連接至〇個 I/O 埠。 Υ位址之深度稱為“頁面長度，，。記憶體裝置操作至少與I/O匯ML排寬度X頁面長度之數目的感測放大器以回應一 8 594743 玖、發明說明單一的啟動指令。例如在Y位址設定為8位元（ΥΑ<0 : 7>) 之SDRAM之情況中，頁面長度為256。在SDRAM具有32 位元之I/O匯流排寬度之情況中，至少8192(=256x32)個感測放大器操作來回應啟動指令。 5 在需要時，SDRAM閂鎖來自多個連接至字線之記憶體晶胞之資訊，該字線由啟動指令在多個感測放大器中根據一所輸入的讀取指令加以選擇。當致能一單一字線時，來自一頁面長度之記憶體晶胞之資訊被正確地輸出給一外部裝置。具體地說，根據伴隨著一如所需供應的讀取/寫 10 入指令之Y位址來選擇一單一的感測放大器，且從那些連接至所選的感測放大器之記憶體晶胞讀出資訊◊連同X位址（字線）固定，隨機地存取Y位址。此操作稱為“γ位址優先操作”。同樣地，透過Y位址優先操作，可在記憶體晶胞於一任意Y位址上寫入資訊以回應一寫入指令。 15 Y位址優先操作有效地使用多個閂鎖於多個已由一單一啟動指令致能的感測放大器中之資料。使用由每個感測放大器所提供的一單一字線充電/放電電流和一單一位元線充電/放電電流來隨機地存取256個記憶體晶胞。藉由將字線充電/放電電流加上位元線充電/放電電流 20 之電流消耗除以同時啟動之頁面中的存取數目來計算在_ 單一隨機存取中所消耗的電流。再者，在Y位址優先操作中，從一啟動指令至一讀取/ 寫入指令所需的時脈數目與整個操作的時脈數目之比和從一預充電搵令至一下一啟動指令所需的時脈數與整個操作 9 594743 玫、發明說明之時脈數之比為低〇 # 士R Λ 1〜 R k邠加了資料使用輸入/輸出（I/O)匯 μ排（貝料佔用率）之比率，藉此帶來系、统中之1/〇匯流排的較高效率。因此，當系統時脈之頻率變得更高時，增加需要-大延遲之SDRAM中的I/O匯流排資料佔用率是可能的。 5 有種以較短位元長度（例如連續4位元，8位元等）來存取SDRAM之系、、统。在—對系統之8]〇]^八以之存取中 ’於從-單-啟動指令至_預充電指令之期間只執行具有小於頁面長度之讀取/寫人操作’且藉由下—次啟動指令來改變X位址。為了方便起見，此操作稱為“X位址優先操 10作”。在x位址優先操作中，由一單一啟動指令致能之感測放大器未有效地使用。例如改’憂y位址（而X位址為固定）並存取四個記憶體晶胞。在此情況中，消耗一單一字線之充電/放電電流以及對應於待致能之感測放大器數目（8192個感測放大器）之 15電流（包括與感測放大器相關之位元線之充電/放電電流）。已予所消耗的電流為P(y),則在一對一單一記憶體晶胞之存取中所消耗的電流為p(y)/4。另一方面，在改變X位址（Y位址為任意）且存取四個記憶體晶胞之情況中，當每次改變X位址時需要一啟動指令 20以及一預充電指令。因此，在改變X位址之存取方法之情況中，所消耗的電流為以一恒定X位址（例如4xP(y))來做存取之情況中所消耗的電流之四倍，且在對一單一記憶體晶胞之存取中消耗的電流為P(y)。因此，在常使用X位址優先操作之系統和應用之情況 10 594743 玖、發明說明中，一使用一淺（較少頁面）之Y位址和一深X位址之記憶體裝置是有效的。視使用一記憶體裝置之應用的步驟或系統之存取方法之不同，會有混合X位址優先操作以及Y位址優先操作之情況。在此情況中，使用一淺γ位址之記憶體 5 裝置之使用視存取順序而定使存取速度極慢，如此妨礙了速度上的改進。另一方面，使用一淺X位址之記憶體裝置之使用防礙了消耗電流的減少。 X位址和Y位址具有不同深度之記憶體裝置在接腳佈局和封裝大小上與一標準記憶體裝置之X位址和Y位址不 1〇同’且無法直接以標準的來取代。這需要再次準備在其上要安裝該記憶體裝置之板子或類似者，如此造成成本增加以及較長的研發階段。當諸如X位址優先操作之具有大電流消耗之操作重覆時，記憶體裝置之晶片的溫度（接面溫度）可能上升。在此 15情況中，晶片溫度的上升削弱了資料維持特性，如此使得應經常執行刷新操作。即，晶片溫度的上升造成惡化的資料維持特性以及源自經常之刷新操作的消耗電流的進_步增加。在非同步執行資料維持操作之情況中，無論在客戶系統端（若發生自行刷新操作之情況）上的控制為何，㈣ 2〇操作增加了-外部存取未被回應之忙碌狀態。這降低了系統之性能（I/O匯流排之資料佔用率）。【發明内容3 發明概要因此，本發明之一目標為提供一記憶體裝置，其之内 11 594743 玖、發明說明部控制方法，一系統以及一系統内之記憶體裝置之控制方法，其之全部可確保有效的存取以及電流消耗上的減少。本發明之另一目標為提供一記憶體裝置，其之内部控制方法，一系統以及一系統中之記憶體裝置之控制方法， 5 其之全部能確保有效的存取以及電流消耗上的減少，而不改變封裝。為了實現上面的目標，本發明提供一記憶體裝置，其包括多個根據定義了一邏輯位址映射之一第一位址和一第二位址所配置的記憶體晶胞，該匯輯位址映射指示了記憶 ίο 體陣列之邏輯形狀。一位址映射改變單元操作地耦合至記憶體陣列’以接收一^用以產生第·位址之第一位址訊號與一用以產生第二位址之第二位址訊號。位址映射改變單元能夠藉由改變第一位址訊號和第二位址訊號之一的一部份來改變邏輯位址映射。 15 本發明之一進一步觀點為一包括一記憶體陣列之記憶體裝置。記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。一位址緩衝器操作地耦合至記憶體陣列以接收多個位址訊號，其包括一用以產生第一位址之第 20 一位址訊號。一位址控制單元操作地耦合至位址缓衝器，以在每次輸入第一位址訊號時，藉由使用第一位址訊號之一部份並根據存取資訊來改變邏輯位址映射之存取資訊以產生第一位址或第二位址。本發明之進一步觀點為一包括一記憶體陣列之記憶體 12 594743 玖♦發明說明裝置。記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。一位址緩衝器操作地耦合至記憶體陣列以接收多個位址訊號，其包括一用以產生第一位址之第一 5 位址訊號。一位址訊號無效單元操作地耦合至位址緩衝器 ’以根據存取資使多個位址訊號之至少一部份變為無效，以在每次輸入第一位址訊號時改變邏輯位址映射。本發明之一進一步的觀點為一用以改變一記憶體裝置之邏輯位址映射之内部控制方法。記憶體裝置具有一包括 10多個根據一第一位址以及一第二位址所配置的記憶體晶胞之記憶體陣列，該第一位址及第二位址係根據多個位址訊號產生的。根據第一位址和第二位址來定義邏輯位址映射，且其指示了記憶體陣列之邏輯形狀。該方法包括接收多個位址訊號之步驟’接收用以改變邏輯位址映射之存取資 1 5訊，產生多個第一位址訊號以根據多個位址訊號和存取資訊來產生第一位址，產生多個第二位址訊號以根據多個位址訊號和存取資訊來產生第二位址，並在每次產生多個第一位址訊號時，根據存取資訊使多個第一位址訊號之一部份和多個第二位址訊號之一部份之一變為無效。 20 本發明之進一步觀點為一包括一記憶體裝和一控制裝置之系統。控制裝置操作地耦合至記憶體裝置以供應記憶體裝置以時刻的存取資訊。記憶體裝置包括一記憶體陣列。記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏 13 594743 玖、發明說明輯位址映射。一位址控制電路操作地耦合至記憶體陣列，以根據存取資訊來改變記憶體陣列之邏輯位址映射。本發明之進一步觀點為一系統内之記憶體裝置之控制方法，該統包括記憶體裝置以及一操作地耦合至記憶體裝 5置之控制裝置，以控制記憶體裝置。該記憶體裝置包括一記憶體陣列，該記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。該方法包括使控制裝置供應記憶體裝置以時刻存取資訊之步驟；以及使控制裝置根據存 10 取資訊來改變記憶體陣列之邏輯存取映射之步驟。本發明之進一步觀點為一記憶體裝置。記憶體裝置包括一記憶體陣列，該記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。一位址緩衝器操作地耦合 15至纪憶體陣列且具有多個位址輸入端點。位址緩衝器接收一外部存取以在多個存取輸入端點上產生第一位址或第二位址。多個位址輸入端點包括對應“位元之第一位址或N 位元之第二位址之輸入端點，視哪個具有較多位元而定。記憶體裝置進一步包括一存取控制電路或一位址無效 20電路。位址控制電路操作地耦合至位址緩衝器且根據存取資訊來將外部位址之一部份取代以第一位址或第二位址以改變邏輯位址映射。位址無效電路操作地耦合至位址緩衝器且根據存取資訊使外部位址之一部份變為無效以改變邏輯位址映射。 14 594743 玖、發明說明多個位址輸入端點可包括用以同時接收％位元之第一位址以及N位元之第二位址之輸入端點。本發明之進一步觀點為一用以改變記憶體裝置之邏輯位址映射之内部控制方法。記憶體裝置具有一記憶體陣列 5 ，該§己憶體裝置包括一記憶體陣列，其包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射，以及多個位址輸入端點以接收一外部位址，以產生第一位址或第二位蜂。多個位址輸入端點包括對應於]V[位元之第一位址或n位元之 10 第二位址之輸入端點，視哪個位址具有較大的位元數而定，或者用以同時接收Μ位元之第一位址以及N位元之第二位址之輸入端點。該方法包括接收外部位址，接收存取資訊之步驟以改變邏輯位址映射。該方法進一步包括根據存取資訊將外部位址之一部份 15 取代以第一位址或第二位址之步驟或根據存取資訊根據外部位址之至少一部份變為無效之步驟。本發明之進一步觀點為一系統，其包括一記憶體裝置和一操作地耦合至記憶體裝置之控制裝置以供應記憶體裝置以時刻存取資訊。記憶體裝置包括一記憶體陣列，多個 20 位址輸入端點，以及一位址控制電路。記憶體陣列包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。多個位址輸入端點接收一外部位址以產生第一位址或第二位址。位址控制電路操作地耦合至多個位址輸入端點和記憶體陣 15 594743 玖、發明說明列。位址控制電路根據外部位址產生第一位址並根據存取資訊來改變記憶體陣列之邏輯位址映射。在產生第一位址後，位址控制電路根據邏輯位址映射上的改變來產生一預先決定數目之位元之增量位址。 5 本發明之進一步觀點為一包括記憶體裝置和一控制裝置之系統中的記憶體裝置之控制方法。控制裝置操作地耦合至記憶體裝置並將時刻存取資訊供應至記憶體裝置。記憶體裝置包括一記憶體陣列，其包括多個根據第一位址和第一位址配置之記憶體晶胞，該位址定義一指出記憶體陣 10列之邏輯形狀之邏輯位址映射。該方法包括使控制裝置根據％•刻存取資訊改變記憶體陣列之邏輯位址映射以及在產生第一位址之後，根據邏輯位址映射上的改變來產生一預先決定之數目的位元之增量位址之步驟。本發明之進一步觀點為一包括一記憶體陣列之記憶體 15裝置。記憶體裝置包括一記憶體陣列，其包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出圮憶體陣列之邏輯形狀之邏輯位址映射。多個位址輸入端點接收多個位址訊號以產生第一位址或第二位址。一存取資訊接收電路接收存取資訊以改變邏輯位址映射。一位址 20 控制單元操作地耦合至多個位址輸入端點以及存取資訊接收電路。位址控制單元根據要從多個位址輸入端點至少之一供應的位址改變訊號來改變第一位址之深度和第二位址之深度至少之一，以回應存取資訊。本發明之進一步的觀點為一包括一記憶體陣列之記憶 16 594743 玖、發明說明體裝置。記憶體裝置包括一記憶體陣列，其包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射。多個位址輸入端點接收多個位址訊號以產生第一位址或第二位址。一位 5址改變端點接收一位址改變訊號以改變第一位址之深度和第二位址之深度至少之一。一存取資訊接收電路接收用以改變邏輯位址映射之存取資訊。一位址控制單元操作地耦合至多個位址輸入端點以及存取改變端點。位址控制單元根據位址改變訊號來改變第一位址之深度以及第二位址之 10 深度至少之一以回應存取資訊。從下列說明，連同所附圖式，以範例之方式說明本發明之原理，本發明之其他觀點和優點將變得明顯。圖式簡單說明可藉由參考下列目前較佳實施例之說明連同所附圖式 15來最佳地了解本發明，連同其之目標和優點，在附圖中：第1圖為一根據本發明之第一實施例之一記憶體裝置之示意方塊圖；第2圖為一與選擇第1圖之記憶體裝置之位址結構有關的電路之示意方塊圖； 20 第3圖為一包括第1圖之記憶體裝置之記憶體系統之方塊圖；第4圖為一適於做γ位址優先操作之位址結構之示範性圖形；第5圖為一適於做X位址優先操作之位址結構之示範性 17 玖、發明說明圖形；第6 A和6B圖為隨著位址結構與存取順序改變之消耗電流之示範圖形；第7和8圖為一位址映射之示範圖形；弟9圖為與远擇弟1圖之3己憶體裝置之位址結構相關之修改電路之示意方塊圖；第10圖為一根據本發明之第二實施例之記憶體裝置之示意方塊圖；第11圖為一說明10中之記憶體裝置之操作之時序圖； 10 第12圖為一第10圖中之記憶體裝置之位址產生電路之示意方塊圖；第13圖為一根據本發明之第三實施例之記憶體裝置之示意方塊圖；第14圖為一說明第π圖中之記憶體裝置之操作之時序 15圖；第15圖為在上文中所說明的記憶體裝置之不同實施例之示意方塊圖；第16圖為一第15圖之記憶體裝置之位址產生電路之示意方塊圖； 2〇第17圖為一說明根據本發明之第四實施例之非同步記十思體裝置之操作之時序圖；第18圖為一說明一完整非同步記憶體裝置之操作之時序圖；第19圖為一說明一模式設定循環之波形圖； 18 594743 玫、發明說明第20圖為一非同步記憶體裝置之指令之示範圖形；第21圖為一說明一模式設定循環之波形圖；第22A,22B和23圖為-規劃模式設定電路之操作波形圖； * 5 第24A和24B圖為一同步進入訊號產生電路之操作波形圖；第25圖為一模式設定位址緩衝器之操作波形圖；第26圖為一模式設定位址閂鎖之操作波形圖；第27圖為一模式没定解碼器之操作波形圖； 10 第28圖為一根據本發明之第五實施例之記憶體裝置之示意方塊圖；第29圖為一在第28圖中之記憶體裝置之一 DRAM核心之示意結構圖；第30圖為一說明第五實施例之記憶體裝置之控制方法 15 之示意方塊圖；第31圖為一說明傳統記憶體裝置之控制方法之示音方塊圖；第32圖為一說明第28圖中之記憶體裝置之内部操作之波形圖； 2〇第33圖為一說明傳統記憶體裝置之内部操作之波形圖；第3 4圖為一說明當改變一頁面長度時傳統記憶體裝置之内部操作之波形圖；第35圖為一說明第28圖中之記憶體裝置之存取；控制之方塊圖； 19 玖、發明說明第36和37圖為顯示第35圖中之結構之特定範例之示意電路圖；第38圖為一說明第36和37圖中之結構之内部操作之波形圖；第39圖為一說明傳統存取控制之示意方塊圖；第40圖為一說明根據第28圖中之記憶體裝置之頁面長度之存取控制之示意方塊圖；第41圖為一說明一致能第28圖中之記憶體裝置之電路的控制方法之示意方塊圖；第4 2圖為一說明傳統致能電路之控制方法之示意方塊圖；第43至45圖為說明第28圖中之記憶體裝置之其他控制方法之示意方塊圖；第46圖為一顯示第35圖中之電路的其他結構之方塊圖；第47和48圖為顯示第46圖中之結構之特定範例之方塊圖；第49圖為一說明根據頁面長度之存取控制之方塊圖；第50圖為一說明根據本發明之第六實施例之記憶體裝置之内部操作之波形圖；第51圖為一說明第50圖中之記憶體裝置之CAS延遲之控制方法之方塊圖；第52圖為一說明根據本發明之第七實施例之記憶體裝置之存取控制之方塊圖；第53圖為一根據第七實施例之記憶體裝置中之預先決 594743 玖、發明說明定時間的偵、測電路之示意電路圖；第54圖為一說明第53圖中夕4卜立础壯不J同甲之圮憶體裝置之内部操作之皮形圖；以及第55圖為-說明根據本發明之第八實施例之記憶體裝 5 置之内部操作之波形圖。 t實施方式3 較佳實施例之詳細說明在圖式中，類似的數字皆用來指類似的元件。在下列個別實施例之說明中，用以選擇一字線之 10位址稱為“列（X)位址（第一位址），，，而用以選擇一位元線（行線）BL之位址稱為“行（γ)位址（第二位址广。第4，5和29 圖為了方便起見顯示相對於一正常繪製者旋轉9〇度之記憶體裝置。現在將參考第1至8圖來而明本發明之第一實施例。 15 第3圖為一模組10之示意結構圖。模組10為一 MCM(多晶片模組）且包括一 CPU 11以及一記憶體裝置12。CPU 11和記憶體裝置12安裝於一板子13上。連接至記憶體裝置HiCPU 11存取記憶體裝置12。在存取開始之前，一旦有需要的話，CPU 11供應記憶 2〇體裝置12存取型式資訊（存取資訊）。記憶體裝置12具有根據存取型式資訊來改變一邏輯位址映射之能力。具體地說 ’記憶體裝置12改變邏輯位址映射以回應存取型式資訊， Ά列）位址以及一 γ(行）位址，其全部係由一外部裝置共應（CPU 11)。CPU 11具有一如記憶體控制器之功能，其控 21 594743 玖、發明說明制記憶體裝置12之邏輯位址映射。邏輯位址映射係由X位址和Y位址之深度加以決定。記憶體晶胞陣列之容量是固定的。因此，記憶體裝置12互補地改變X位址之深度以及Y位址之深度。記憶體裝置12 5 具有外部的位址端點（位址輸入端點）TA，位址訊號具有必要的位元數以分別指派X位址之最大值和Y位址之最大值給該等外部位址端點。在一具有例如128百萬位元（32 I/O，4記憶庫結構）容量之記憶體裝置中，一般而言（根據標準規格），每個記憶 10 庫對一單一I/O具有1MB之記憶體晶胞。記憶體晶胞佈局為一陣列型式，連同由一 12位元X位址所選擇的多條 (4096)字線以及由一8位元Y位址所選擇的多條（256)位元線。諸如SDRAM之記憶體裝置，接收在一位址多工系統中之X位址和Y位址。一普通的記憶體裝置具有12個位址接 15 腳以接收一 12位元的X位址，並從12位址接腳之八個中接收一 Y位址。以對照之方式，根據第一實施例，記憶體裝置12根據邏輯位址映射來改變一 X位址之深度以及一 γ位址之深度〇 20 第4圖說明一第一記憶體陣列Ml，其具有一類似於普通記憶體裝置之邏輯位址映射之邏輯位址映射（第一映射）。第5圖说明一第二記憶體陣列M2，其具有一邏輯位址映射（第二映射），其與第4圖中的那些相比，具有一較深的X 位址以及一較淺的Y位址。 22 594743 玖、發明說明在第一记憶體陣列Μ1中，在邏輯位址映射中之χ位址之深度為2m(邏輯字線之數目為2m)，而γ位址之深度為2„( 邏輯字線之數目為2η)。在第4圖中，2m標以‘‘2**m，，。在第二記憶體陣列M2中，在邏輯位址映射中之χ位址之深度為 2 (邏輯子線之數目為2m+1)，而γ位址之深度為211-1(邏輯字線之數目為211·1)。在第一記憶體陣列Ml中，選擇並致能2m條字線之邏輯一。連接至所選字線之2n個記憶體晶胞中的資訊由相關的感測放大器放大並保持。在第二記憶體陣列M2中，選擇並致能2m+1條字線之邏輯一。連接至所選字線之2η-ι個記憶體晶胞中的資訊由相關的感測放大器放大並保持。為了回應一沿著Y方向的隨機存取要求，根據由外部裝置所供應的Y位址來存取任意記憶體晶胞資訊。在第一記憶體陣列Ml之情況中（第4圖），記憶體裝置 12根據爆發長度以及由外部裝置所供應的第一頂端γ位址 Y1(由一 dot指出）依次產生四個内部γ位址訊號（Y1+〇， Yl + 1，Yl+2，Υ1+3)。記憶體裝置12連續地相關於由一内部Υ位址訊號所選的記憶體晶胞來對外部裝置做串列存取。接下來，記憶體裝置12根據一第二頂端Υ位址Υ2依次產生四個内部Υ位址訊號（Υ2+〇，Υ2 + 1，Υ2+2，Υ2+3)，並連續地相關於由一内部γ位址訊號所選的記憶體晶胞來對外部裝置做串列存取。進一步，記憶體裝置12根據一第三頂端Υ位址Υ3依次 23 594743 玖、發明說明產生四個内部Y位址訊號（γ3 + 〇，γ3 + 1，γ3+2，γ3+3)，並連續地相關於由一内部γ位址訊號所選的記憶體晶胞來對外部裝置做串列存取。在一串列存取中，對具有相同（共用）χ位址之個別頂 5端位址Υ1，γ2和Υ3之存取稱為“隨機存取基礎的頁面操作”。對藉由將每個頂端位址Υ1，Υ2和γ3增量（增量以 +01，+1，+2，+3))所得的丫位址稱為“爆發操作，，。（同時爆發操作具有一爆發長度152,4,8或類似者，已予說明為爆發長度為4之例子）。 10 在改變了 X位址之情況中，記憶體裝置12預充一次（均等化）’然後選擇對應於所改變的X位址之字線並加以致能。存取那些連接至對應於X位址之位元的記憶體晶胞。雖然在此頁面操作在第三次終止（3χ4=12次存取），但頁面操作可執行最大2η/4(2η存取）次數。 15 在第二記憶體陣列M2之情況中（第5圖），記憶體裝置 12根據爆發長度依序以及由外部裝置供應之第一（由括弧指出）Υ位址Υ1產生四個内部γ位址訊號 (Υ1 + 0，Υ1 + 1，Υ1+2，Υ1+3)。記憶體裝置12連續地相關於由内部Υ位址訊號所選擇的記憶體晶胞對外部裝置做一串列 20 存取。在改變了 X位址之情況中，記憶體裝置12執行一預充電（均等化）一次，然後選擇並致能對應於所改變的X位址之子線。s己憶體裝置12根據苐二Υ位址Υ2依序產生四個内部Υ位址訊號（Υ2+0，Υ2 + 1，Υ2+2，Υ2+3)，並連續地相關於由 24 594743 玖、發明說明内部Y位址訊號所選擇的記憶體晶胞對外部裝置做一串列存取。當進-步改變X位址時，記憶體裝置12執行一預充電（均等化）操作一次，然後選擇並致能對應於所改變的x位址 5之字線。記憶體裝置12根據第三Y位址Y3依序產生四個内部7位址訊號（丫3+〇，丫3 + 1八3+2彳3+3)，並連續地相關於由内部列位址訊號所選擇的記憶體晶胞對外部裝置做一.串列存取。雖然在此頁面操作於第一次（4次存取）時終止，但頁面操作可執行最大2n/4(2n存取）次數。 1〇讓我們考慮在第一記憶體陣列Ml和第二記憶體陣列 M2中之I/O匯流排之佔用率。在第一記憶體陣列％ 1中，對一單一 X位址之可能串列存取之最大數目為2η且可增加I/C) 匯流排之佔用率。在第二記憶體陣列M2中，對一單一 χ位址之可能串列存取之數目為對第一記憶體陣列M1之數目 15的一半或為2n-1，如此使得I/O匯流排之佔用率會受限於比第一記憶體陣列Ml者來得低。現在讓我們考慮在第一記憶體陣列Ml和第二記憶體陣列M2中的消耗電流。在每個記憶體陣列mi或M2中之消耗電流對應於源自於一字線之致能以及一感測放大器之致 20 能之充電/放電電流。令P為當預充電第一記憶體陣列Ml —次時，要致能一字線和一感測放大器所需之消耗電流。此時，當預充電第二記憶體陣列M2 —次時，要致能一字線和一感測放大器所需之消耗電流為P/2。讓我們考慮當第一記憶體陣列Ml 25 玖、發明說明執灯X位址優先操作時的消耗電流。當做一存取同時如第 6 A圖中所示在_星一。貝面操作（4次存取）中改變X位址連同㈣長度為4 ’則每單次存取要致能-字線和-感測放 W斤而的平均消耗電流為P/4(=P+4)。f第二記憶體陣列 5 10 15 ^ 弟B圖中所示操作時，每單次存取要致能一字Μ感測放大器所需的平均;肖耗電流為㈣卜(pQ)+句八使用頁面之一部份的第二記憶體陣列M2在消耗電流上具有勝於第—記憶體陣列Ml之優點。第6#6B圖中所示的（1)，(2)等指出個別f面操作的初始點。在於一插作令以給予γ位址（頁面）之優先權來存取記隐體裝置12之情況中，可藉由使用第一記憶體陣列隨之邏輯位址映射得到一I/O匯流排之高佔用率。另一方面，在於操作中以給予X位址之優先權存取記憶體裝置12之情況中，可藉由使用第二記憶體陣列Μ22邏輯位址映射來得到一高電流消耗效率。第1圖為一說明記憶體裝置（SDRAM)12之輪廓之示意方塊圖。 SDRAM 12具有一時脈緩衝器21，一指令解碼器22，一位址缓衝器23，一輸入/輸出（I/O)緩衝器24，一控制訊 20號閃鎖25，一模式暫存器26，一位址產生電路27，一寫入 /讀取（I/O)控制電路28以及一 DRAM核心29。時脈緩衝器21從外部裝置接收一時脈致能訊號CKEw 及一外部時脈訊號CLK並根據訊號CKE和CLK來產生一内部時脈訊號。内部時脈訊號CLK1被供應給一内部電路。 26 594743 玖、發明說明指令解碼器22從外部裝置接收一外部指令c〇M以回應内。Μ守脈號CLK1 (CLK)。在第一實施例中外部指令c〇M 包括一晶片選擇訊號/CS，一行位址控制訊號/CAS，一寫入致能訊號/WE以及一列位址控制訊號/汉…。指令解碼器 5 22從訊號/CAS，/WE，/CS* /RAS之狀態（H大小或L大小）將不同的指令解碼，諸如一寫入指令，一讀取指令，以及一刷新指令，以回應内部時脈訊號CLK1。指令解碼器22供應多個不同的解碼指令，如内部指令，致能訊號等給位址緩衝器23，I/O緩衝器24，控制訊號閂鎖25，模式暫存器26 10 以及I/O控制電路28。位址緩衝器23，其具有一緩衝器功能以及一閂鎖功能，根據來自指令解碼器22之内部指令從外部裝置接收位址訊號八〇至八12以及記憶庫位址訊號BA()以及BA〗。位址緩衝器23將位址訊號八〇至A〗2以及記憶庫位址訊號ba〇以及ΒΑι 15 放大以產生位址資料。位址緩衝器23將位址資料閂鎖並將位址資料供應給控制訊號閂鎖25，模式暫存器26以及位址產生電路27。一具有與該記憶體裝置大致相同之記憶體容量的標準吕己憶體裝置以12位元的位址訊號AO-A11和2位元的記憶庫 20 位址訊號ΒΑ0和BA1來操作。因此，該記憶體裝置與標準記憶體裝置相較時接收多一個1位元的位址訊號（位址改變訊號）A12。根據來自指令解碼器22之致能訊號致能I/O緩衝器24 ，其並從外部裝置接收寫入資料DQ〇至DQ31以及一遮蔽控 27 594743 玖、發明說明

制訊號DQM。I/O緩衝器24將寫入資料DQ〇至DQ31供應給 I/O控制電路28以回應内部時脈訊號CLK1。I/O緩衝器24從 I/O控制電路28接收寫入資料DQ〇至DQ31以回應内部時脈訊號CLK1，並將寫入資料DQ〇至DQ31供應給夕卜部裝置。I/O 5 緩衝器24遮蔽寫入資料DQ0至DQ3 1以回應遮蔽訊號DQM

控制訊號閂鎖2 5從指令解碼器2 2接收一内部指令並從位址緩衝器23接收位址資料。根據内部指令以及位址資料，控制訊號閂鎖25產生用以控制不同種類操作之控制訊號 10 (諸如寫入資料之寫入，讀取資料之讀取，刷新以及自行刷新）並將控制訊號供應給DRAM核心29。

模式暫存器26從指令解碼器22接收一内部指令（模式暫存器設定指令）並從位址緩衝器23接收位址資料。根據内部指令以及位址資料，模式暫存器26保持一操作之模式 15 給DRAM核心29。模式暫存器26根據所保持的模式之資訊來產生一控制訊號。在模式暫存器26中之模式的資訊包括存取型式資訊。存取型式資訊搵示了 DRAM核心29之邏輯位址映射。模式暫存器26根據存取型式資訊產生一位址結構選擇訊號，並 20 將位址結構選擇訊號供應給位址產生電路27。位址產生電路27根據來自位址緩衝器23之位址訊號 A0-A12來接收位址資料。位址產生電路27根據模式暫存器 26之模式，位址結構選擇訊號以及DRAM核心29之不時的邏輯位址映射來產生列位址資料以及行位址資料，並將那 28 594743 玖、發明說明些位址資料供應給DRAM核心29。位址產生電路自動地產生一行位址，其為根據模式暫存器26中設定的爆發長度增量的輸入位址。 I/O控制電路28根據來自指令解碼器22之内部指令控 5 制資料之輸入或輸出。I/O控制電路28將來自I/O緩衝器24 之寫入資料（32位元）送出給DRAM核心29，且將來自 DRAM核心29之讀取資料（32位元）送出給I/O緩衝器24。 DRAM核心29包括多個（在實施例中為四）記憶庫，其之每一個從控制訊號閂鎖25接收一控制訊號並從位址產生 10 電路27接收行位址資料。位址緩衝器23接收記憶庫位址訊號ΒΑ0和BA1，其在數量上對應於DRAM核心29之記憶庫。對每個記憶庫提供控制訊號閂鎖25和位址產生電路27。 DRAM核心29執行多種不同的程序，諸如與一合併之記憶體晶胞陣列相關寫入資料之寫入，讀取資料之讀又， 15 刷新和自行刷新。DRAM核心29將輸入的寫入資料DQ0至 DQ3 1根據控制訊號和位址資料，於預先決定的位址上將所輸入的寫入資料DQ0至DQ31寫入記憶體晶胞中的I/O緩衝器24。第2圖為一說明根據存取型式資訊來改變邏輯位址映 20 射之功能之原理圖。記憶體裝置12包括一位址結構選擇電路30，一轉換開關31，一列電路32，一行電路33，第一和第二解碼器34和 35，以及一記憶體晶胞陣列（記憶體陣列）36。位址結構選擇電路30包括例如指令解碼器22和第1圖中的模式暫存器 29 594743 玖、發明說明 26。轉換開關3 1，列電路32和行電路33包括於例如第1圖中之位址產生電路27中，而第一和第二解碼器34和35以及 έ己憶體晶胞陣列36包括於例如DRAM核心29中。注意結構可視需要修改。記憶體裝置12可個別地包括位址結構選擇 5 電路30。位址結構選擇電路3〇接收多個控制訊號以及多個位址訊5虎。位址結構選擇電路3〇在其時根據多個控制訊號分析外部供應的指令。在指令為一要改變邏輯位址映射之指令之情況中’位址結構選擇電路3〇產生位址結構選擇訊號（ 10在下文中只稱為“選擇訊號，，)ASS以根據位址訊號來改變邏輯位址映射並將選擇訊號ASS供應給轉換開關3 1以及第一和第二解碼器34和35。轉換開關3 1接收一轉換位址訊號以及選擇訊號as S。根據選擇訊號ASS，轉換開關31將轉換位址訊號供應給列 15電路32或行電路33。轉換位址訊號為一加入外部位址訊號中之外部位址訊號，其係要被供應給一具有與記憶體裝置 12相同之容量的標準記憶體裝置。若為第1圖中之記憶體裝置12 ’則外部位址訊號A12等於轉換位址訊號。記憶體裝置12將外部位址訊號A12供應給列電路32或行電路33以 20 回應存取型式資訊。列電路32根據所供應的位址訊號產生一 X位址訊號，並將該X位址訊號供應給第一（X)解碼器34。行電路33根據所供應的位址訊號產生一 γ位址訊號，且將γ位址訊號供應給第二（Y)解碼器35。 30 594743 玖、發明說明 X解碼器34將所供應的X位址訊號解碼並產生一字線選擇訊號以選擇一對應於X位址訊號之字線。χ解碼器34 將字線選擇訊號供應給記憶體晶胞陣列36。可選的字線之數目視要選擇的邏輯位址映射而定，且從第5圖中所示之 5 第一實施例之位址訊號A0-A12(第1圖）最大為2m+l(m=l2) 。X解碼器34產生一選擇訊號來選擇2m+l條字線之一。 X解碼器34包括一夾括電路34a。夾拇電路34a被提供來使邏輯位址映射不需要之位址訊號效成無效。在選擇了第4圖中所示的第一邏輯位址映射（第一記憶 10體陣列Ml)之情況中，根據位址訊號A〇-Am來產生一用來選擇2m條字線之一的字線選擇訊號。在選擇了第5圖中所示之第二邏輯位址映射（第二記憶體陣列M2)之情況中，根據位址訊號ΑΟ-Am+l來產生要選擇2m+l條字線之一的字線選擇訊號。 15 當選擇了第一記憶體陣列Ml時，夾柑電路34a將輸入的位址訊號Am+1夾柑以使接收位址訊號Am+i之電路部份之操作穩定（貫際上為了同時根據邏輯位址映射來選擇多條次字線（SWL))。夾柑電路依序使一預先決定的位址訊號變為無效以改 2〇變X解碼器34之壓縮率。藉由改變被驅動之次字線之數目來改變待選擇之字線之數目。記憶體晶胞陣列36包括主字線，其係由χ解碼器 34所產生的字線選擇訊號驅動，以及透過多個閘極連接至字線且藉由驅動主字線而被附屬地驅動的次字線。例如， 31 594743 玖、發明說明對每個行區塊提供次字線。因此，量對應於存取型式資訊之次字線藉由執行主字線驅動之邏輯操作以及驅動相關次字線之閘極之存取型式資訊而被加以驅動。此使得邏輯位址映射大致根據存取型式資訊來改變。 5 Υ解碼器35解碼所供應的Y位址訊號，產生一位元線選擇訊號以選擇一對應於γ位址訊號之位元線，並將位元線選擇訊號供應給記憶體晶胞陣列36。可選的位元線之數目視要被選擇的邏輯位址映射而改變，且在第一實施例中從位址訊號A0-A7(第1圖）最大為2n(n=8)。γ解碼器35產生 10 一選擇訊號以選擇2η位元線之一。Y解碼器35包括一夾掊電路35a。夾掊電路35a被提供來使得邏輯位址映射不需要的位址訊號變成無效。在選擇了第4圖中所示之邏輯位址映射（第一記憶體陣列Ml)之情況中，根據位址訊號Ao-An」來產生要選擇2%条 15位元線之一（2n個感測放大器之一）之選擇訊號。在選擇了第5圖中所示之邏輯位址映射（第二記憶體陣列M2)之情況中，根據位址訊號A(rAn_2來產生要選擇21^1條位元線之一（貫際上為2條位元線之二）之選擇訊號。當選擇了第二記憶體陣列M2時，夾柑電路35a依序夾 20 相·輸入位址訊號An-1以穩定接收位址訊號An-1之電路部份的操作（實際上為了根據邏輯位址映射來同時選擇多條位元線）。例如，四條位元線連接至其之γ解碼器35根據2位元的位址訊號A0和A1來選擇四條位元線之一。要選擇的線數 32 玖、發明說明與連接至Y解碼器35之線數相比稱為一壓縮率。夾措電路35a將位址訊號之一固定於一預先決定的大小上（當解碼器為使用NAND邏輯時為Η大小，而當型式使用NOR邏輯時為L大小）以使位址訊號變成無效。在此情況 5 中，Y解碼器35以1位元的位址訊號A0來選擇連接的四條位元線之二。Y解碼器35之壓縮率在此情況中為1/2。第7圖為一說明了記憶體晶胞陣列36以及對應於第一記憶體陣列Ml(參看第4圖）之選擇的結構的示範圖。記憶體晶胞陣列36具有多個配置陣列中之晶胞37，該 10 陣列為2m條子線以及2n條位元線以及連接至個別位元線之感測放大器38。根據一 X位址訊號XA<0 : m>(位址訊號 A0-A11)之邏輯，X解碼器34(第2圖）致能多條字線之一。對應於2n個連接至所選擇的字線之晶胞37之211個感測放大器38被加以致能。此時，從2n個晶胞37中將晶胞資訊讀入 15 相關的感測放大器38中。根據一 Υ位址訊號YA<0 : η>(位址訊號Α0-Α7)之邏輯，Υ解碼器35(第2圖）將多個感測放大器38之一連接至一未圖解的資料匯流排線。在所選的晶胞37上透過連接至資料匯流排線之感測放大器3 8執行一讀取或寫入操作。 20 第8圖為一說明了記憶體晶胞陣列36以及對應於第二記憶體陣列Μ2(參看第5圖）之選擇的結構之示範圖。記憶體晶胞陣列3 6被分成二行區塊，其之每一個係由一位址訊號XAm+1來選擇。每個區塊具有2m條次字線以及2η·1個感測放大器38。記憶體晶胞陣列36具有二條次字 33 594743 玖、發明說明線，其係由大致相同的X位址所選擇且等於第7圖中之一單一字線。根據一 X位址訊號XA<〇 : m+i>(位址訊號A0-A12)之邂輯，X解碼器34致能多條次字線之一。對應於連接至所 5選次字線之2n-1個晶胞37之2心1個感測放大器38被加以致能。此時，從2n-l晶胞37將晶胞資訊讀入相關的感測放大态38中。根據一 Y位址訊號YA<〇 : n-1>(位址訊號八〇_八6) 之邏輯，Y解碼器35將多個感測放大器38之一連接至一未圖解的資料匯流排線。在所選的晶胞37上透過連接至資料 10 匯流排線之感測放大器3 8來執行一讀取或寫入操作。因此’在第7圖中所示的記憶體晶胞陣列36中，在個別的感測放大器3 8中閂鎖了來自連接至根據一單一 X位址所致能的字線之2n晶胞3 7之晶胞資訊。因此，僅藉由指派一 Y位址來執行對由一單一 X位址所選擇的那些晶胞37之 15 存取’如此使得存取時間短且消耗電流小。在對應於第8圖中所示的邏輯位址映射之記憶體晶胞陣列36中，在個別的感測放大器38中閂鎖了來自連接至一單一致能次字線之2n_l個晶胞37之晶胞資訊。要被致能的次字線具有第7圖中之字線長度的一半。要被致能的感測 20 放大器W之數目為第7圖中所示的情況的一半。因此，雖然一單一X位址能存取的晶胞37之數目為在第7圖中所示的記憶體晶胞陣列36中可存取的晶胞37數目之一半，但所消耗的電流量亦變成一半。在第8圖中’構成記憶體晶胞陣列36之二個行區塊之 34 594743 玖、發明說明一係由一延伸X位址訊號XAm+1選擇。轉換開關3丨可開關何處從列電路32將X位址訊號XAm+1供應給行電路33。外部裝置給予的X位址訊號XAm+1係用來選擇一位元線。即，在記憶體裝置12中，一行區塊係根據X位址訊號XAm+1 5 來選擇，而一位元線和感測放大器3 8係根據位址訊號 YA<0 : η- 1>於所選擇的行區塊中加以選擇。在所選的行區塊中，根據X位址訊號XA<0 : m>來選擇一次字線。根據第一實施例之記憶體裝置12具有下列優點。 (1) 記憶體裝置12可改變邏輯位址映射。CPU 1根據存 10取型式來控制記憶體裝置12之邏輯位址映射。因此根據存取型式來執行有效的記憶體存取是可能的。 (2) 在記憶體裝置12中，要藉由使用X位址訊號之一部份來致能的感測放大器之數目係根據邏輯位址映射來加以改變。因此可減少所消耗的電流。 15 (3)根據邏輯位址映射，從外部裝置供應的位址訊號之一部份從一用以選擇一X位址之訊號改變為一用以選擇一 Y位址之訊號或反之。因此容易地改變邏輯位址映射是可能的。 (4)位址結構之設定係以模式暫存器設定指令來加以改 20變。此消除了對一特殊端點之需要，並壓制了記憶體裝置 12之形狀上的增加。第一實施例可修改為下列型式。如第9圖中所不，轉換開關31和第一和第二解碼器3 4 和35可接收由外部裝置供應的存取型式資訊且可改變邏輯 35 594743 玖、發明說明位址映射以直接回應所接收的資訊。現在，將參考第10至12圖來說明本發明之第二實施例。第10圖為一根據第二實施例之記憶體裝置40之示意方塊圖。 5 記憶體裝置40包括一指令產生電路41，一模式暫存器 42，以及一位址產生電路43。指令產生電路41包括例如第 1圖中所示的時脈緩衝器21和指令解碼器22。記憶體裝置 40之電路可視需要來修改，只要其具有改變邏輯位址映射之能力。 10 連接至一時脈端點和一指令端點之指令產生電路4 i，接收第1圖中所示之時脈訊號CLK和外部指令c0M(訊號 /CAS，/WE’/CS和/RAS;參看第蹋）。為了回應時脈訊號CLK，指令產生電路41根據訊號/CAS，/WE，/cs和 /RAS來將許多不同的指令解碼。當所解碼的指令為一啟動 15指令時，指令產生電路41產生一 AC丁訊號，當解碼的指令為一讀取/寫入指令時產生一讀取/寫入訊號（在下文中稱為 “RD/Wm)，而在所解碼的指令為―模式暫存器設定指令時產生一 MRS訊號。連接至位址端點之模式暫存器42接收位址子號a〇_ai2 2〇。根據14118訊號和位址訊號A0-A12，模式暫存器42保持在 DRAM核心29上之-操作之模式資訊。模式f訊包括存取型式資訊。模式暫存器42維持來自一外部裝置（第3圖中之 CPU⑴所供應之存取型式資訊。模式暫存器42產生對應於所維持的存取型式資訊之選擇訊號八以。 36 594743 玖、發明說明位址產生電路43包括一 X位址產生電路44和一 Y位址產生電路45。X位址產生電路44接收ACT訊號，選擇訊號 ASS和位址訊號A0-A12。X位址產生電路44接收位址訊號 AO-A12為一X(列）位址以回應ACT訊號並將X位址供應給 5 DRAM核心29 〇此時，X位址產生電路44根據選擇訊號 ASS使位址訊號A0-A12之一部份為有效或無效。若為第一邏輯位址映射（第一記憶體陣列Ml)，則由位址訊號A0-A11來選擇和致能一字線。若為第二邏輯位址映射（第二記憶體陣列M2)，由位址訊號A0-A12來選擇並致 10 能一字線（次字線）。

因此，在邏輯位址映射設定為第一邏輯位址映射之情況中，X位址產生電路44使位址訊號A12變成無效並根據位址訊號A0-A11來產生一 X位址。在邏輯位址映射設定為第二邏輯位址映射之情況中，X位址產生電路44使位址訊 15 號A12變為有效並根據根據位址訊號A0-A12來產生一 X位址。 Y位址產生電路45接收ACT訊號，選擇訊號ASS以及位址訊號A0-A7。Y位址產生電路45接收位址訊號A0-A7以回應ACT訊號並根據位址訊號A0-A7來產生一 Y(行）位址。 20 Y位址被供應給DRAM核心29。此時，Y位址產生電路45根據選擇訊號ASS使得位址訊號A0-A7之一部份變成有效或無效。若為第一邏輯位址映射，則根據位址訊號A0-A7來選擇並致能一位元線。若為第二邏輯位址映射，則根據位址 37 594743 玖、發明說明訊號A0-A6來選擇並致能一位元線。因此，在邏輯位址映射設定為第一邏輯位址映射之情況中，Y位址產生電路45使位址訊號A7變成有效並根據位址訊號A0-A7來產生一 Y位址。在邏輯位址映射設定為第 5 二邏輯位址映射之情況中，Y位址產生電路45使位址訊號 A7變為無效並根據根據位址訊號A0-A6來產生一 Y位址。第11圖為記憶體裝置40之操作波形圖。為了回應時脈訊號CLK之上升，記憶體裝置40從外部裝置接收並輸出一訊號。在外部指令COM為一模式暫存器 10 設定指令（MRS)之情況中，記憶體裝置40接收記憶庫位址訊號ΒΑ0和BA1和A0至A12或其之一部份做為暫存器設定資訊V，並根據暫存器設定資訊V來設定多種不同的模式。在第11圖中之時間tl上，記憶體裝置40根據暫存器設定資訊V來設定邏輯位址映射為第一邏輯位址映射Ml。為 15 了回應下一個啟動指令（ACT)，記憶體裝置40使所接收的位址訊號A0-A12之一部份為無效（位址訊號A12)並根據位址訊號A0-A11致能一從4096條字線中選出的單一字線。多個連接至所致能字線之記憶體晶胞之每一個的每個晶胞資訊被讀入相關的感測放大器中。 20 接下來，為了回應一讀取指令（RD)，記憶體裝置40接收位址訊號AO-A7並根據位址訊號AO-A7將從256個感測放大器中所選出的感測放大器（例如第7圖中所示之Y位址 (#00)的感測放大器38)連接至一資料匯流排線。此時，對應於從讀取指令（RD)所接收之位址訊號A0-A7(Y位址）之記 38 594743 玖、發明說明憶體晶胞之晶胞資訊被輸出至外部裝置。之後，記憶體裝置40對每個系統時脈CLK連續或間歇地接收讀取指令RD和位址訊號A0-A7，然後執行一頁面操作（例如#80 ·，#7F -> #FF)。此時，連續地將最多256個記 5 憶體晶胞之讀取資料讀出至I/O資料匯流排。因此，I/O資料匯流排之讀取資料的佔用率為高。在時間t2上，記憶體裝置40根據所接收的暫存器設定資訊V將邏輯位址映射設定為第二邏輯位址映射M2以回應模式暫存器設定指令（MRS)。為了回應下一個啟動指令 10 (ACT)，記憶體裝置40根據位址訊號A0-A12(A12(第8圖中之XAm+l)=“L”）選擇並致能8192條次字線之一。將連接至致能次字線之記憶體晶胞之晶胞資訊讀入相關的感測放大器中。接下來，為了回應讀取指令（RD)，記憶體裝置40接位 15 址訊號AO-A7並使位址訊號AO-A7之一部份變成無效（位址訊號A7)。記憶體裝置40根據位址訊號A0-A6將從128個感測放大器中所選出來的感測放大器（例如第8圖中所示位於最低Y位址（#00)上的感測放大器）連接至一資料匯流排線。結果，對應於從讀取指令所接收到的位址訊號A0-A6(Y 20 位址）之記憶體晶胞之晶胞資訊被輸出給外部裝置。之後，記憶體裝置40接收讀取指令RD以及位址訊號 A0-A7，然後執行一頁面操作（例如#7F -> #40 -> #4F)。接下來，記憶體裝置40藉由一預充電指令（PRE)關閉字線（次字線）以及感測放大器並返回等待模式。然後，記憶體裝 39 594743 玖、發明說明置40接收位址訊號八0-八12(八12=“11，’）以回應特定時脈之後的啟動指令（ACT)(在第11圖中為四個時脈後）並根據位址訊號A0-A12來選擇並致能8192條次字線之一。被連接至次字線之記憶體晶胞之晶胞資訊被讀入相關的感測放大器中。 5 接下來，為了回應讀取指令（RD)，記憶體裝置40接收位址訊號A0-A7並使位址訊號A0_A7之一部份變成無效（位址訊號A7)。記憶體裝置40選擇128個感測放大器之一（例如第8圖中所示之中間Y位址（#00)上之感測放大器38)，並根據位址訊號A0-A8將所選的感測放大器38連接至一資料 10 匯流排線。此時，對應於從讀取指令（RD)所接收之位址訊號A0-A6(Y位址）之記憶體晶胞的晶胞資訊被輸出給外部裝置。此時，要致能的次字線之長度短於第一記憶體陣列 Μ1之字線的長度，且要致能的感測放大器之數目少於第 15 —記憶體陣列Μ1之感測放大器的數目。因此，雖然第二記憶體陣列M2具有限制於一半之頁面長度，但在啟動和預充電時，相同數目之存取所需的消耗電流與第一記憶體陣列Ml相較減少了一半。弟12圖為一顯示位址產生電路43之一例的示意方塊圖。 20 位址產生電路43包括X位址產生電路44，γ位址產生電路45，以及一反相器電路46。 X位址產生電路44包括十二個對應於位址訊號a〇-A11 之第一緩衝器閃鎖電路44a，以及一對應於位址訊號A12之第二緩衝為、閂鎖電路44b。第二緩衝器閂鎖電路料乜包括一 40 594743 玖、發明說明第一夾柑電路（未顯示），其使得位址訊號A12變成無效。第一夾柑電路可提供於一 X(列）解碼器47中，或可如一分離電路般連接至第二緩衝器閂鎖電路44b。 Y位址產生電路45包括七個對應於位址訊號A0-A6之 5 第一緩衝器閂鎖電路45a以及一對應於位址訊號A7之第二緩衝器閂鎖電路45b。第二緩衝器閂鎖電路45b包括一第二夾扭電路（未顯示），其使得位址訊號A7變成無效。第二夾柑電路可提供於一 Y(行）解碼器48中或可如一分離電路般連接至第二緩衝器閂鎖電路45b。 10 反相器電路46邏輯地將所接收的選擇訊號ASS反相以產生一反相過的選擇訊號並將反相過的選擇訊號送給X位址產生電路44之第二緩衝器閂鎖電路44b。Y位址產生電路 45之第二緩衝器閂鎖電路45b接收選擇訊號ASS。第二緩衝器閂鎖電路44b和45b互補式地操作。 15 在X位址產生電路44中，第一緩衝器閂鎖電路44a分別閂鎖位址訊號A0-A11並將閂鎖的訊號供應給X解碼器47。第二緩衝器閂鎖電路44b閂鎖位址訊號A12並將閂鎖的訊號或夾柑的位址訊號A12送出以回應反相過的選擇訊號。在Y位址產生電路45中，第一緩衝器閂鎖電路45a分別 20 閂鎖位址訊號A0-A6並將閂鎖的訊號供應給Y解碼器48。第二緩衝器閂鎖電路45b閂鎖位址訊號A7並將閂鎖的訊號或夾柑位址訊號A7送出以回應選擇訊號ASS。根據第二實施例之記憶體裝置40具有下列優點。在記憶體裝置40中，藉由使X位址訊號或Y位址訊號 41 594743 玖、發明說明之一部份變成無效來改變邏輯位址映射。因此要消除根據位址映射之形狀來改變欲供應給記憶體裝置4〇之外部位址輸入訊號之工作是可能的。

了將弟一貫施例修改如下D 5 X位址產生電路44可具有一夾掊電路，其將輸出訊號爽括，如此使得-在接下來的階段中對應於無效位址訊號 A12的電路（例如χ解碼器47)不應動作錯誤。γ位址產生電路45可具有一夾措電路，其夾柑輸出訊號，如此使得一在接下來的階段中對應於無效位址訊號八7之電路不應動作錯 10 誤。將參考第13和14圖來討論根據本發明之第三實施例之記憶體裝置50。第13圖為一記憶體裝置5〇之示意方塊圖，而第14圖為記憶體裝置50之操作波形圖。 &己憶體裝置5 0包括指令產生電路41，一位址結構暫存 15 器51，以及位址產生電路43。連接至一位址結構设定端點之位址結構暫存器51接收一位址結構設定訊號AST。位址結構暫存器51從指令產生電路41接收ACT訊號。為了回應ACT訊號，位址結構暫存器5丨判斷是否已改 20變位址結構設定訊號AST。位址結構設定訊號ast具有一對應於邏輯位址映射之邏輯大小且係由外部裝置供應（例如第3圖中的CPU)。位址結構暫存器51在每次其根據ACT 訊號接收一啟動指令時，判斷是否已改變了邏輯位址映射 ’並根據判斷之結果來儲存位址結構設定。位址結構暫存 42 594743 玖、發明說明器5 1產生賴於位址結構之設定的選擇訊號似。記憶體裝置50可改變邏輯位址映射而不使用模式暫存器設定指令（觀）°因此，在第三實_中，用以接收一啟動指令之循環（時脈之數目）變得較在第—和第二實施例中的短，藉此改進了整體的存取速度。第三實施例可修改如下。位址結構之設定可加以判斷以回應系統時脈㈣。位址結構暫存器51連接至時脈端點以回應系統時脈似。為了回應系統時脈CLK之上升(或下㉟，或上升及下降)，位 Π)址結構暫存器51判斷是否邏輯位址映射已根據位址結構設定訊號AST加以改變。根據判斷之結果，μ結㈣u 51儲存位址結構設定並產生對應於設定之選擇訊號ass。在此情況中，當若使用模式暫存器設定指令（mrs)來做時可更容易地改變邏輯位址映射。再者，選擇訊號ass係根 15據一時序較指令產生電路41接收不同指令之時序來得早的時脈訊號CLK所產生的。因此，接收位址訊號之位址產生電路43之操作未被延遲，藉此使得防止存取延遲為可能。在第二和第三實施例中，χ位址產生電路以及Y位址產生電路可共用。如第15圖中所示的，一記憶體裝置6〇包 20括一 χ和Υ共用位址產生電路61，一轉換開關62，閂鎖電路63和64，一列電路65以及一行電路66。轉換開關62被提供為與位址訊號Α0-Α12相關，且將共用位址產生電路61連接至列電路65或行電路66以回應一位址結構選擇訊號 ASS2 〇 43 玖、發明說明列電路65包括一X解碼器，而行電路66包括一 γ解碼為。問鎖電路63連接於行電路65和轉換開關62之間。閂鎖電路64連接於行電路66和轉換開關62之間。位址結構選擇訊號ASS2控制轉換開關62之開關。根 5據轉換開關62之開關控制，共用位址產生電路61之輸出訊旎（位址訊號）被供應給列電路65或行電路66。位址結構選擇汛號八882之控制邏輯等於位址結構選擇訊號八^之控制邏輯。第16圖為一顯示了共用位址產生電路61之一例的方塊 10 圖。共用位址產生電路61包括七個對應於位址訊號A0-A6 之第一緩衝器閂鎖電路61a，一對應於位址訊號A7之第二緩衝器閃鎖電路61b，四個對應於位址訊號a8-all之第三緩衝益閂鎖電路61c，以及一對應於位址訊號A12之緩衝器閂 15 鎖電路61d。轉換開關62包括第一至第三開關62a至62c。第一開關 62a供應第一緩衝器閂鎖電路61a之輸出訊號給列電路以或行電路66。第二開關62b供應第二緩衝器閂鎖電路61b之輸出訊號給列電路65或行電路66或使得相關於行電路66之輸 2〇出汛號變成無效。第三開關62c使得第四緩衝器閂鎖電路 61 d之輸出訊號相關於行電路66變成無效或有效。共用位址產生電路61可協助減少位址產生電路所佔用之面積’且在使記憶體裝置小型化上是有效的。現在，將參考第17至27圖來說明本發明之第四實施例。 44 594743 玖、發明說明第四實施例為一採用一非同步記憶體裝置之範例，其藉由使一預先決定的位址訊號無效或有效來改變邏輯位址映射。因為非同步記憶體裝置之示意結構是廣為人知的，所以其之說明和解釋在此將省略。 5 非同步記憶體裝置（在下文中稱為“非同步記憶體，，)根據一晶片致能訊號（/CE)或列位址控制訊號（/ras)之下降將一位址訊號ADD視為一 X(列）位址訊號來處理，並根據X位址訊號來決定一 X位址。然後，非同步記憶體根據讀取或寫入控制訊號將位址訊號ADD視為一 γ(行）位址訊號來處理，並根據Y位址訊號決定一 γ位址。存取由X和Y位址所私派之晶胞。第17圖中說明了非同步記憶體之操作波形形狀。邏輯位址映射之改變牽涉到使用在晶片致能訊號/CE( 或列位址控制訊號/RAS)下降時未使用於記憶體裝置中之 15端點的使用。例如，使用一 I/O端點，一延伸位址端點 ADD2以及位址結構設定端點。在一完整的非同步記憶體中，諸如一 SRAM(靜態 RAM)或快閃記憶體中，邏輯位址映射可加以改變。第18 圖顯示了完整的非同步記憶體裝置之操作波形。 2〇在一非同步記憶體中，位址映射可根據下列非法項目系統來加以控制（由一未在正常存取時使用之外部裝置之控制方法）。在非法項目系統中，在一非同步記憶體裝置中使用模式暫存器設定指令(MRS)之情況中，在記憶體裝置内部 45 594743 玖、發明說明之位址結構選擇訊號ASS比從晶片致能訊號/CE產生之字線致能訊號來得早產生。因此防止了存取延遲，不會延遲 X位址產生電路或開關其之輸出的轉換開關（參看第丨5圖）之操作。 5 將在下面詳述非法項目系統。第19圖為一說明了一位址結構之模式設定循環之波形圖。一非同步記憶體包括一特殊端點以供位址結構之模式設定用。當非同步記憶體從特殊端點接收對於判斷位址結 1〇構之型式為必要之資訊時，可防止一外部存取延遲並防止錯誤運作以保證正常操作的可靠操作。當晶片致能訊號/CE1在Η大小時，非同步記憶體不處里正吊操作，且接收包括一位址碼c〇de之位址訊號add以回應一從特殊端點所接收的規劃模式訊號/；[)以=位址結構又疋Λ號）。具體地說，非同步記憶體致能位址碼之輸入ス回應規劃模式訊號/1>£之下降，i將位址碼資訊閃鎖以回應規劃模式訊號/PE之上升。當晶片致能訊號/CE1下降至_L大小時，非同步記憶體接收-對應於_外部存取之位址訊號add。在第19圖中，11至。為外部規袼之時序狀況。在第19 圖令，當規劃模式訊號/PE下降時，外部特殊端點之輸入電路被致能，且開始位址訊號之解碼。當規劃模式訊號 ^ 升夺，處理解碼結果，並關閉外部特殊端點之輸入電路此操作可貢獻於減少功率消耗上。 46 594743 玖、發明說明規劃模式訊號/PE之邏輯位準可於一位址結構之模式設定循環中加以反相。可從—資料端點（稱為叫或1/〇接腳 )供應一位址碼。該碼可在以碼系統為基礎的規劃循環重覆數次之後加以處理。 5 ㈣圖為—指令之示範圖。若使用指令，則非同步記憶體識別-指令並執行一相關於參考時脈（系統時脈咖或晶片致能訊號/CE1)之外部存取操作。因此，在不操作來回應一關於第17或18圖中所示之晶片致能訊號/ C E之指令的非同步記憶體中，位址應只被當 10做用以決定位址結構之型式之資訊來處理，且應如用以設定模式之次數數目般使用。在正常操作中使用指令⑴至⑹和（8)至（10)，且指令 ⑺和（11)在正常操作時不具有意義。雖然指令⑺為供一寫入(WR)#作之用，但並未輸入資料（資料被遮蔽），因為訊 15號/LB和/UB具有Η大小。雖然指令（11)為供一讀取（RD)操作之用，但並未輸出資料，因為訊號/LB和/IB具有Η大小。在正操作中未使用來做為判斷位址結構之型式用的指 7之接收（非法指令）可確保資訊之設定而不提供一特殊端點。 2〇帛21圖為—說明了 —位址結構之模式設定循環之波形圖。第21圖顯示了當第2〇圖中之指令（11)遲續接收許多次時之情況，位址結構之模式設定所必需的資訊如一位址碼般加以供應。

為了回應扎令（11)，非同步記憶體接收位址訊號ADD 47 594743 玖、發明說明位址碼Code達N-人。在所有所取得的N個位址碼以如彼此-致的情況中，非同步記憶體判斷位址碼㈤㈡有效且執行位址結構之模式設定。在指令（11)已具有㈤）個符合之情況中，位址結構之 5模式設定可根據與第N個指令（Π)相關取得的位址碼Code 來執行。可在一不同的任意循環中（例如第一循環）執行位址碼Code之取得。不同的其他修改是可能的。設定模式之位址碼之位TG數只需相關於位址結構之型式數目加以處理。當在第21圖中為N個模式設定循環時，使用在裝置内 10部之-計數電路。若計數電路之較高位元相關於N模式設定循環之項目改變，則提供處理模式之電路結構。第22A和22B圖為一項目控制電路之操作波形圖，其做為一規劃位址結構之模式設定電路。如申請專利範圍第22A圖中所示的，一第一項目電路 15於第三循環中產生-H大小之第-位址致能訊號pr()addz，並於第四循環中產生一第一項目訊號^⑽加？。第一項目電路同時重置第一位址致能訊號pr〇addz以及第一項目訊號 proentz此時，將先刖所處理的位址結構之資訊改變為最新的位址結構之資訊。最新的位址結構之資訊於第四循環 2〇中根據第一項目訊號proentz加以供應。如第22B圖中所示的，當在計算期間接收其他指令時（一用以致能裝置之啟動指令或讀取/寫入指令），第一項目電路重置計數。結果，第一位址致能訊號pr〇addz和第一項目訊號proentz被保持在L大小。 48 594743 玖、發明說明若在模式設定中未連續接收到相同指令達一特定次數以_位址結構之型式，則取消模式設定（記憶體裝置維持先鈾處理的位址結構之資訊）。第23圖為一規劃位址結構之項目控制電路（第二項目 5電路）或—模式言史定電路之操作波形®，且對應於第19圖之波形圖。第二項目電路產生一Η大小之位址致能訊號peaddz以回應L大小之規劃模式訊號/pE。之後，第二項目電路產生一 Η大小的項目訊號peentz以回應H大小的規劃模式訊號 10 /PE&根據項目訊號Peentz來接收位址碼資訊。根據所接收的位址碼資訊將先前所處理的位址結構之資訊改變為最新的位址結構之資訊。第24A和24B圖為一合成的項目訊號產生電路之操作波形圖。如第24A圖中所示的，合成的項目訊號產生電路 15產生一合成的訊號entz以回應第一項目訊號proentz。如第 24B圖中所示的，合成項目訊號產生電路產生口成訊號 entz以回應項目訊號peentz。第25圖為位址結構之模式設定位址緩衝器之操作波形圖。位址緩衝器致能輸入電路以回應Η大小的位址致能訊 20 號Peaddz，並產生一位址訊號az<0 : 3>。位址緩衝器類似地操作以回應第一位址致能訊號proaddz。第2 6圖為一位址結構之模式設定位址閂鎖之操作波形圖。位址閂鎖產生位址訊號az<0 ·· 3>以回應Η大小位址致能訊號peaddz並閂鎖位址訊號az<〇 ·· 3>以回應合成訊號 49 玖、發明說明 eritz ° 位址閃鎖根據位址訊號az<0: 3>產生一碼c〇de並根據該碼Code來產生位址結構之模式設定位址訊號paz<〇 : 3> 。位關鎖類似地操作以回應第—位址致能訊號pr〇addz 5 〇第27圖為-模式設定解碼器之操作波形圖。位址結構之模式設定解碼器將模式設定位址訊號paz<{) : 3>解瑪以產生幾種位址映射型式之位址結構選擇訊號。模式設定解碼器選擇位址結構選擇訊號之一，並將所選的位址結構選 10 擇訊號設定為Η大小。根據第四實施例之非同步記憶體裝置具有下列優點。 ⑴改變邏輯位址映射可確保有效率的存取，且如根據第-至第實施例，即使在非同步記憶體裝置中仍可減少電流消耗。 15 ⑺使用非法項目线祕了改變傳統非同步記憶體裝置之結構的需要。這可確保容易採用傳統非同步記憶體裝置而沒有太多麻煩。現在將討論本發明之第五實施例。第28圖為一根據第五實施例之記憶體展置（sdram) 20 U0之示意方塊圖。將省略同於第一實施例之記憶體裝置 12之記憶體裝置1〇之說明部份。記憶體裝置110具有一根據從CPU(未顯示）接收的存取型式資訊改變邏輯位址映射之能力。記憶體裝置110具有與一標準記憶體裝置相同的外形 50 594743 玖、發明說明 ’其具有大致相同的記憶體容量。即，記憶體裝置1 1 〇未具有一特殊外部訊號輸入端點做為改變邏輯位址映射之用。例如在一具有64百萬位元（32 I/O，4記憶庫結構）之記憶體裝置中，一般來說（根據標準規袼）每個記憶庫對一單 5 一 1/0具有〇·5ΜΒ之記憶體晶胞。每個記憶庫係由一 2位元的記憶庫位址所選擇。每個記憶庫的記憶體晶胞佈局為一陣列，其具有多條由一 11位元之Χ(列）位址所選擇的（2048) 字線以及多條（256)由一 8位元Υ(行）位址所選擇的位元線。一諸如SDRAM之記憶體裝置為如此建構以接收一位 10 址多工系統中的X位址以及Y位址。一普通的64百萬位元吕己憶體裝置因此具有13個位址接腳以接收一 13位元的X位址（其之二位元為一記憶庫位址）以及一為劃時型式之γ位址0 現在將在下面討論記憶體裝置1 1 0之功能結構。 15 SDRAM 110具有一時脈缓衝器111，一指令解碼器11〕，一位址缓衝器113，一輸入/輸出（I/O)緩衝器114，一控制訊號閂鎖1.15，一模式暫存器116，一位址產生電路117 ’ 一寫入/ δ賣取（I/O)控制電路118以及一 DRAM核心119。時脈緩衝器111，指令解碼器112，位址緩衝器113， 2〇 1/0緩衝器114，控制訊號閂鎖115，模式暫存器116，位址產生電路117，I/O控制電路118以及DRAM核心119分別等於第1圖中的時脈緩衝器21，指令解碼器22，位址緩衝器 23，I/O緩衝器24，控制訊號閂鎖25，模式暫存器26，位址產生電路27，I/O控制電路28以及DRAM核心29。 51 594743 玖、發明說明第29圖為一 DRAM核心119之示意結構圖。為了簡化起見，下列說明將給予為一單一記憶庫，其構成DRAM核心 119 〇每個記憶庫包括一記憶體晶胞陣列（記憶體陣列），121 5 ，其包括一記憶體晶胞之陣列（未顯示）。每個記憶體晶胞連接至一條字線WL以及一位元線（未顯示），其連接至一相關的感測放大裔S/A。§己憶體晶胞陣列12 1包括多條由^一 Χ( 列）位址所選擇的字線WL，多條由一 Υ(行）位址所選擇的行選擇線CL以及感測放大器S/A(S/A行）。 10 記憶體晶胞陣列121具有多個定義於X方向上的列區塊以及多個定義於Y方向上的行區塊。列區塊為一由在記憶體晶胞陣列121之X方向上的個別感測放大器s/A(S/A行）所定義之區塊。行區塊為一定義於連接至記憶體晶胞陣列 121之Y方向上的字線WL之次字線swL之單元中。行區塊 15 可包括一定義於多條次字線SWL之單元中的區塊。記憶體晶胞陣列121具有一根據保持於模式暫存器U6 中之存取型式資訊來改變邏輯位址映射之功能。在第五實施例中，以一由模式暫存器116所供應的位址結構選擇訊號（下文中稱為“頁面長度指派訊號，，)ASS來加以改變。記 20憶體晶胞陣列121藉由根據頁面長度指派訊號ASS來改變X 位址之深度以及γ位址之深度來改變邏輯位址映射。當以頁面長度指派訊號ASS來改變頁面長度（γ位址之深度）時，改變根據頁面長度之改變而要致能的感測放大器S/A之數目。結果，改變了可連續存取之資料數。 52 594743 砍、發明說明 DRAM核心119在對應於一預先決定的X位址和γ位址之記憶體晶胞上執行許多不同的操作，諸如資料寫入和資料讀取’該位址係由外部位址端點所供應的位址訊號A〇_ A10以及記憶庫位址訊號BAO和BA1所指派。 5 將外部位址端點（位址輸入端點）TA之數目設定為取得 X位址時所需的端點數或設定為取得γ位址時所需的端點數’視哪個較大而定。具體地說，在使X位址設定為Μ位元而Υ位址設定為Ν位元之記憶體裝置11〇中，外部位址端點之數目設定為例如Μ，當Μ>Ν時。第五實施例之記憶體 10裝置Π0具有十三個外部位址端點以接收一最多π位元之X 位址（包括一列位址和記憶庫位址）。第30圖為一說明記憶體裝置no之控制方法之方塊圖。在假設Μ為外部位址輸入端點數之假設上已予下列說明，當頁面長度由頁面長度指派訊號ASS設定為最大值時（ I5下文中稱為全頁”）’ X位址具有Μ位元（XA<0 : m>， (m=M-l))，而 Y位址具有 N位元（YA<0 : n>，(n=N_l))，其中 Μ > N。雖然第30圖顯示了功能性分離為第一至第三位址緩衝器113a至113c之位址緩衝器Π3以供說明便利之用，但位址緩衝器113可建構為未分離。 20 假設一短於全頁之頁面長度係根據來自模式暫存器 116之頁面長度指派訊號ASS來加以設定，且由頁面長度指派訊號ASS所增量之X位址訊號具有i位元。此時，γ位址訊號減量i位元。這是因為記憶體晶胞陣列121之大容量 (2M+N)xI/0之數目並未改變之故。從在取得γ位址時變成 53 594743 玖、發明說明不必要的（M-N+i)個外部位址端點之i個外部位址端點供應增量的i位元X位址訊號。具體地說，第一位址緩衝器113a根據一來自指令解碼器Π2之内部指令（在圖形中為列位址取得訊號）接收位址訊 5 號A0至Am。第一位址緩衝器113a將所接收到的位址訊號 AO-Am放大以產生X位址資料。第一位址緩衝器113a閂鎖 X位址資料並將資料供應給位址產生電路117。第二位址緩衝器113b根據一來自指令解碼器112之内部指令（第3 0圖中之行位址取得訊號）接收位址訊號A0至 10 A(n-i)。第二位址緩衝器113b將所接收的位址訊號A0至 A(n-i)放大以產生Y位址資料。第二位址緩衝器113b閂鎖γ 位址資料並將資料供應給位址產生電路117。第三位址緩衝器113c根據來自指令解碼器112之内部指令（第30圖中之行位址取得訊號）接收位址訊號A(n_i+1) 15 至An。第三位址緩衝器113c將所接收到的位址訊號A(n-i+1)至An放大以產生X位址資料或γ位址資料。第三位址緩衝器113c閂鎖X位址資料或γ位址資料並將閂鎖到的資料供應給位址產生電路117。位址產生電路117包括第一至第三解碼器（在第3〇圖中 20之選擇電路）1丨7&至117c，一夾柑電路1 i7d ,以及一開關電路117e 。第一解碼器117a根據由第一位址緩衝器113&所供應的 X位址資料來選擇一記憶庫，一列區塊以及一字線WL並將對應於所選記憶庫，列區塊和字線WLiX位址供應給 54 594743 玖、發明說明 DRAM核心 119。第二解碼器117b根據由第二位址緩衝器丨丨儿所供應的 Y位址資料來選擇一行選擇線(：^，並將一對應於所選行選擇線CL之Y位址供應給DRAM核心119。 5 夾柑電路11 μ使接收來改變解碼壓縮率之任意位址資料父成無效。為了 s兒明方便起見，雖然位址產生電路117 係設計來功能性與第五實施例中之第一至第三解碼器丨丨乃至117c分離，但位址產生電路117可建構為未分離的。在頁面長度4曰派说AS S指派了 ·一短於全頁之頁面長 10度之情況中，開關電路117e由頁面長度指派訊號ASS切換至一預先決定的接觸位置’將第三位址緩衝器113 c連接至第三解碼器117c。第三解碼器117c根據由第三位址緩衝器 113c所供應的X位址資料來選擇一列區塊（具體地說為一字線WL)並將對應的X位址供應給DRAM核心 119。 15 從在取得Y位址時變成不必要的（M-N+i)外部位址端點之1外部位址端點供應由頁面長度指派訊號ASS增量之i位元的X位址訊號。在取得Y位址時，第二解碼器11 %由開關電路117e連接至夾柑電路117d。夾柑電路1 i7d使得不必要的Y位址訊號變成不必要。具體地說，例如第二解碼器 20 117b之不必要的輸入端點之電壓固定至一預先決定的大小。在由頁面長度指派訊號ASS指派全面之情況中，第三位址緩衝器113c連接至第二解碼器117b。第二解碼器丨nb 根據由第三位址緩衝器113c所供應的Y位址資料來選擇一行選擇線CL並將對應於所選行選擇線CL之Y位址供應給 55 594743 玖、發明說明 DRAM核心119。在此時，夾括電路117(1連接至第三解碼 117c並使一在取得一 γ位址時為變成不必要的χ位址變為無效。具體地說，例如第三解碼器117(：之輸入端點之電壓被固定至預先決定的大小。 5 為了比較之目的，在第31圖中說明了一說明傳統記憶體裝置之控制方法之方塊圖。根據一先前技藝，提供一用以接收一X位址之位址緩衝器151以及一用以接收一 Υ位址之位址緩衝器152。在令所使用的頁面長度變得較短時，根據所增加的X位址或γ位址之位元數來增加外部位址端 10 點（Μ或Ν)之數目。第32圖為一說明第五實施例之記憶體裝置丨1()之内部操作之波形圖。所說明的操作波形圖係對例如一 64百萬位元 SDRAM(32 I/O)給予的。

15 在初始狀態中，記憶體裝置110具有一由一11位元之X 位址訊號ΧΑ<0 : 1〇>以及一 8位元Y位址訊號ya<〇 : 7>所形成的邏輯位址映射且具有一設定為256(全頁）之頁面長度〇記憶體裝置110接收位址訊號A0-A10如一位址碼 20 Code(CodeA<0 : 10>)以及記憶庫位址訊號βα<0 : 1>以回應模式暫存器設定指令MRS。記憶體裝置110根據一位址碼ACD<0 : 1〇>執行許多不同種類的設定，諸如頁面長度 Page，CAS延遲tCL以及爆發長度BL。當設定CAS延遲tCL=3，爆發長度BL=2且頁面長度 56 594743 玖、發明說明

Page==32時，邏輯位址映射係由一 14位元的X位址訊號 ΧΑ<0 : 14>以及5位元的Y位址訊號ΥΑ<0 : 4>所形成。當變變頁面長度時，X位址訊號XA增加3位元。記憶體裝置110接收位址訊號A0-A10如X位址訊號 5 XA<0 : 10>以及記憶庫位址訊號B A<0 : 10>以回應啟動指令ACT。因為之後記憶庫位址訊號BA之取得為相同，故將省略其說明。當輸入啟動指令ACT時可設定頁面長度（=32)。在此情況中，X位址訊號XA之位元數減少設定頁面長度所需的位 10 元數。例如在需要二位元來設定頁面長度之情況中，記憶體裝置110取得位址訊號A0-A8做為X位址訊號ΧΑ<0 : 8> 並接收位址訊號A9以及A10做為設定資訊。或者，位址訊號可由其他接腳取得（諸如DQ遮罩接腳），其在輸入啟動指令ACT時並未使用到。 15 接下來，記憶體裝置110取得位址訊號A0-A4做為Y位址訊號ΥΑ<0 : 4>以及位址訊號A6-A8做為X位址訊號 XA<11 : 13>以回應一讀取指令RD1 ，其在輸入啟動指令 ACT後一預先決定的時脈數（例如二時脈）時輸入。當輸入讀取指令RD1時，隨著頁面長度之改變而增加 20 的3位元的X位址訊號（位址改變訊號）XA<11 : 13>係由在取得Y位址訊號ΥΑ<0 : 4>時為不必要之外部位址端點所供應。記憶體裝置110根據X位址訊號XA<11 : 13>選擇一行區塊（次字線SWL)並致能屬於所選的行區塊之感測放大器 57 594743 玖、發明說明 S/Α 〇記憶體裝置11〇可取得位址訊號A0-A10做為X位址訊號XA<3 : 13>以回應啟動指令ACT並接收位址訊號A6-A8 做為X位址訊號ΧΑ<0 : 2>以回應讀取指令RD1。可在X位 5 址訊號XA之已予的位元位置上接收位址訊號A6-A8以回應讀取指令RD1。當接收讀取指令RD1時，記憶體裝置110隨後在從輸入讀取指令RD1後三個時脈之後，根據設定CAS延遲 tCL(=3)以及爆發長度BL(=2)輸出讀取資料D11和D12。 10 之後，記憶體裝置110依序接收Y位址訊號ΥΑ<0 : 4> 以及記憶庫位址ΒΑ<0 : 1>以回應讀取指令RD2以及RD3。此時，第二和第三讀取指令RD2和RD3並未使得增加的X 位址訊號XA<11 : 13〉被取得，而只使得供應γ位址訊號 ΥΑ<0 : 4>以及記憶庫位址ΒΑ<0 : 1>。 15 雖然已予讀取指令RD1至RD3之第五實施例之前述說明’但相同者應用於寫入指令之情況。為了在輸入啟動指令ACT之後回應第一寫入指令，供應所增加的X位址訊號 XA<11 : 13〉。為了回應第二或稍後的寫入指令，只供應γ 位址訊號ΥΑ<0 : 4>以及記憶庫位址ba<〇 : 1>。 20 為了比較之目的，在第33和34圖中圖解了用以說明傳統記憶體裝置之内部操作之波形圖。第33圖為一在頁面長度pl設定為256(全頁）之情況中之64百萬位元SDRAM之操作波形圖。如第33圖中所示的，在輸入了模式暫存器設定指令MRS之後，記憶體裝置接 58 594743 玖、發明說明收X位址訊號XA<0 : 1 〇>以回應啟動指令ACT。然後，記憶體裝置隨後接收γ位址訊號ΥΑ<0 : 7>以回應讀取指令 RD1-RD3 〇第34圖為一在頁面長度pl設定為32之情況中之64百萬 5 位元SDRAM之操作波形圖。在使用一較短的頁面長度 (=32)之情況中，如第34圖中所的，X位址訊號xa之位元數增加了 3位元。記憶體裝置取得位址訊號a〇_a 10做為X 位址訊號ΧΑ<0 : 1〇>並接收位址訊號A13-A15做為一增加拳的X位址訊號XA<11 : 13>以回應啟動指令ACT。因此根據 10先前技藝，與一標準記憶體裝置相較，其之頁面長度設定為短（=3 2)之記憶體裝置不必要地要求增加外部位址端點之數目以接收所增加的3位元X位址訊號xa。第35圖為一說明了在發出第32圖中之啟動指令ACT之後的存取控制之方塊圖。指令解碼器112(參看第28圖）包括 15 一私令決定電路112a以及一第一頁面指令偵測電路（下文中只稱為“指令偵測電路”）112b，其偵測由指令決定電路 · 112a所供應的第一致能訊號。在第五實施例中，致能訊號致能次字線SWL以及感測放大器S/Α。指令決定電路112a判斷在許多不同的解碼指令中之讀 20取指令和寫入指令以回應内部時脈訊號CLK1，並根據決定之結果來產生一讀取致能訊號或一寫入致能訊號。當第32圖中所示的讀取指令rd 1輸入時，指令決定電路112a產生讀取致能訊號。第二位址緩衝器（位址閂鎖）113b接收位址訊號A0-A4 59 594743 玖、發明說明以回應讀取透過一 OR閘131和一延遲電路132所供應的致能訊號（讀取指令RD1)。第二位址緩衝器113b將包括於位址訊號A0-A4中的Y位址資料供應給第二解碼器（行位址解碼器）117b。 5 第三位址緩衝器（位址閂鎖）113c根據一由指令偵測電路112b所供應的偵測訊號來接收位址訊號A5-A7以回應第一讀取致能訊號（讀取指令RD1)，其係透過OR閘131供應給指令偵測電路112b。第三位址緩衝器113c將包括於位址訊號A5-A7中的X位址資料八應給第三解碼器（行區塊選擇 10 之位址解碼器）117c。第二解碼器117b根據由第二位址緩衝器113b所供應的 Y位址資料來選擇一行選擇線CL。第三解碼器117c根據由第三位址緩衝器113c所供應的 X位址資料來選擇一行區塊以及一次字線SWL。此時，次 15 字線和那些與所選行區塊相關之感測放大器S/A被致能。指令偵測電路112b只偵測到由指令決定電路112a所輸出之第一讀取致能訊號（讀取指令RD1)並產生一偵測訊號。根據來自指令偵滷電路112b之偵測訊號，一延伸X位址訊號XA<11 : 13>(位址訊號A5-A7)被保持在第三解碼器 20 117c 中。連同第二讀取致能訊號（第32圖中所示的讀取指令 RD2)，指令偵測電路112b不產生一偵測訊號。因此，為了回應第二和隨後的讀取指令RD2和RD3，位址訊號A5-A7 未被取入第三位址緩衝器113c中。 60 玖、發明說明第36和37圖為顯示了第35圖中之電路結構之一特定範例之電路圖。第38圖為一說明了第36和37圖中所示的電路之内部操作之波形圖。為了比較之目的，在第39圖中說明了一說明傳統存取 5控制方法之方塊圖。根據先前技藝，如第39圖中所示的，因為頁面長度為256，所以每次輸出一讀取或寫入致能訊號（即一讀取或寫入指令）時，供應γ位址訊號ΥΑ<〇 : 4>和 Υ位址訊號ΥΑ<5 ·· 7>。第40圖為一說明了根據頁面長度來執行已參考第35圖 10 討論的存取控制之情況的方塊圖。當每個開關電路133a，133b之接觸位置根據頁面長度指派訊號ASS來加以切換時，閂鎖於第二和第三位址缓衝器113b和113c中的位址訊號可根據頁面長度來適當地改變。第二和第三解碼器117b和117c供應DRAM核心119以與 15 DRAM核心119之時刻之邏輯位址映射（頁面長度）相關所產生的X位址和Y位址。第41圖為一說明了致能一次字線swL和感測放大器 S/A之控制的示意方塊圖。如第41圖中所示的，一次字線致能電路141和一感測 20 放大器致能電路142分別致能一次字線SWL以及感測放大器S/A以回應指令決定電路丨12a以及指令偵測電路112b之一的單一輸出訊號，其係供應來回應頁面長度指派訊號 ASS 〇具體地說，在頁面長度PL由頁面長度指派訊號ASS設 594743 玖、發明說明定為全頁之情況中，致能電路141和142分別致能一次字線 SWL以及感測放大器S/A以回應一來自指令決定電路112a 的啟動訊號（啟動指令）。這是因為所有選擇一字線WL和感測放大器S/A所需的X位址訊號XA係在接收到啟動指令時 5 加以準備的。在以頁面長度指派訊號ASS將頁面長度PL設定為短於全頁時，致能電路141和142分別致能一次字線SWL以及與次字線SWL相關的感測放大器S/A以回應來自偵測電路 · 112b之偵測訊號，即，讀取或寫入致能訊號（讀取或寫入 10 指令）。欲致能的一次字線SWL和感測放大器S/A之選擇需要由啟動指令所接收到的X位址訊號以及由頁面指令所接收到的X位址訊號。為了比較之目的，在第42圖中說明了一說明傳統致能電路之控制方法之方塊圖。根據先前技藝，如第42圖中所 15 示，致能電路141和142分別致能一次字線SWL和感測放大器S/A只回應來自指令決定電路n2a之啟動訊號。 · 根據第五實施例之記憶體裝置11〇具有下列優點。 (1)在將頁面長度設定為短於全頁面之情況中，為了改變DRAM核心119之邏輯位址映射，當輸入第一讀取指令 20 RD1時，被增量的X位址訊號xa被供應給記憶體裝置丨！〇。因為被增量的X位址訊號XA係使用此時未用到的外部位址端點以一劃時方式供應，所以可改變頁面長度而不改變外部位址端點之數目以及其之佈局。因此，在改變dram 核心119之邏輯位址映射之情況中，可使用一般用途的封 62 玖、發明說明 I。這可抑制記憶體裝置之發展週期的增加以及成本增加。 (2) 因為可改變頁面長度而不改變記憶體裝置之封裝，所以可貫現根據使用記憶體裝置之客戶的系統之有效率的存取方法。 (3) 改變頁面長度可將所致能的感測放大器s/Α之數目減至所需的最小值。這可協助減少記憶體裝置之電流消耗。第五實施例可修改為下列型式。可與位址產生電路117分離來提供夾柑電路117d。第30圖中的結果可修改為第43圖中所示的結構，其中可分別提供特殊位址緩衝器113f和113g以分別根據位址訊號A(n-i+l)至An來接收一 γ位址訊號和X位址訊號。第30圖中的結果可修改為第44圖中所示的結構。在此情況中，個別的位址緩衝器113h至113j共用一位址緩衝器以接收X位址訊號或Y位址訊號。位址緩衝器113h至113j的每一個之輸出訊號（X位址資料或γ位址資料）係以一 χγ開關訊號來適當地選擇的。第30圖中的結果可修改為第45圖中所示的結構。在此情況中，個別的位址緩衝器113k，113kl和113η共用一位址緩衝器以接收X位址訊號或Υ位址訊號。可分離地提供一只接收根據頁面長度之改變加以增量的位址訊號（X位址訊號）之位址緩衝器113m。在記憶體裝置為一非同步型式的情況中，可將第3 5圖中的指令決定電路112a和指令偵測電路1 i2b以其他不依賴時脈訊號CLK1之結構來取代。 594743 玖、發明說明第3 5圖中之結構可修改為如第46圖中所示。第三位址緩衝裔113c在每次輸入來自指令決定電路丨丨。之讀取/寫入致能訊號（即讀取/寫入指令）時接收位址訊號八5_八7。關於第一或稍後的讀取/寫入指令，第三解碼器U7c可設計為不 5再次根據來自指令偵測電路U2b之偵測訊號來閂鎖來自第二位址緩衝器113c之X位址資料。第47和48圖為顯示第46 圖中之電路結構之一特定範例之電路圖。第49圖顯示了由第46圖中之結構所執行的位址控制根據頁面長度PL來執行之情況。在此情況中，開關電路133a 10和133b之接觸部份由頁面長度指派訊號ASS開關。因此，與已具有一預先決定之頁面長度且由第二和第三解碼器 117b和177c個別輸出之邏輯位址映射來產生X位址和γ位址。在第41圖中，只有感測放大器（S/A)致能電路142可加 15 以控制。現在將說明本發明之第六實施例。第六實施例係針對用以取得一根據在使用第五實施例之記憶體裝置110將頁面長度PL從256改變為32之情況中之頁面長度的改變而增加的X位址之其他的控制方法。 20 第50圖為一說明了第六實施例之内部操作之波形圖。在第六實施例中，如第50圖中所示的，在啟動指令 ACT之一時脈後供應讀取指令RD1。將一對要從已供應啟動指令ACT之時間點供應之第一讀取指令RD1之時間tRCD 設定為tRCD=l，且比第五實施例中早一個時脈供應讀取 64 594743 玖、發明說明指令RD1(在第五實施例中tRCD=2(參看第32圖））。因此，根據頁面長度之改變（從256至32)而增加的X位址訊號XA<11 : 13>比第五實施例中的早一個時脈供應。這使得一次字線SWL和相關的感測放大器S/A早了幾乎一 5 個時脈被致能。一般來說，為了完成終止致能一字線WL和一次字線 SWL之操作，從輸入啟動指令ACT至一存取操作的初始需要一預先決定的延遲（等待）期間以回應讀取指令RD1輸入。視時脈訊號之頻率而定變化的延遲期間對目前所使用的 10 機器之正常時脈頻率來說一般需要二個時脈。回應讀取指令RD1之存取操作的起始時間應從已輸入讀取指令RD1的點開始大致延遲一個時脈。 CAS延遲tCL定義了從輸入一讀取指令至輸出讀取資料之期間（時脈之數目）。因此，如第50圖中所示的，對應 15 於第一讀取指令RD1之CAS延遲tCL從預先設定的CAS延遲 tCL=3(設定值）改變為tCL=4。因此，記憶體裝置110在從產生讀取指令RD1四個時脈之後依序輸出讀取資料D11和 D12。之後，為了回應讀取指令RD2和RD3，記憶體裝置110 20 隨後取得Y位址訊號ΥΑ<0 : 4>和記憶庫位址訊號ΒΑ<0 : 1>，並隨後根據預先設定的CAS延遲tCL(TCL=3 :設定值）輸出讀取資料。此時，為了回應第二和隨後的讀取指令RD2和RD3，不取得增加的X位址訊號XA，而只供應Y位址訊號ΥΑ<0 : 65 594743 玖、發明說明 4>以及記憶庫位址訊號βα<0 ·· 1>。雖然第六實施例之前述說明已被給予讀取指令RD1至RD3，但相同者亦可應用至寫入指令之情況。第51圖為一說明CAS延遲tCL之控制方法之方塊圖。 5 在第六實施例中，指令解碼器112(參看第28圖）包括指令決定電路112a，第一頁面指令偵測電路1121}以及一 CAS 延遲控制電路112c。指令決定電路112a判斷輸入指令是否為一讀取指令或一寫入指令’並根據決定來產生一讀取致能訊號或寫入致 10能訊號。讀取致能訊號或寫入致能訊號被供應給指令债測電路112b。指令偵測電路丨〗2b偵測由指令決定電路丨12&所供應的第一讀取致能訊號或寫入致能訊號並產生一偵測訊號。偵測訊號被供應給CAS延遲控制電路112c。為了回應内部時脈訊號CLK1，CAS延遲控制電路112c 15 根據一預先決定之數目的時脈產生一輸出控制訊號，並控制CAS延遲tCL。CAS延遲tCL係從一内部指令（第50圖中的讀取指令RD1，RD2,或RD3)之點至處理好了輸出資料之時間。當從指令偵測電路112b接收偵測訊號時，CAS延遲控 20 制電路112c在其時改變CAS延遲tCL之值以回應偵測訊號。具體地說，第六實施例之CAS延遲控制電路112c將CAS 延遲tCL之值設定為比預先決定的值（設定值）大於1以回應來自指令偵測電路112b之偵測訊號。在第50圖中，以模式暫存器設定指令MRS將CAS延遲 66 594743 玖、發明說明 tCL設定為tCL=3(設定值）。接下來，當從產生啟動指令 ACT供應第一讀取指令RD1時，CAS延遲控制電路ii2c接收來自指令偵測電路112b之偵測訊號。根據偵測訊號， CAS延遲控制電路112c改變CAS延遲tCL之值（tCL=3 :設定 5 值）為tCL=4。只在輸入第一讀取指令RD1並設定tCL=3以回應第二和隨後的讀取指令RD2和RD3時，CAS延遲控制電路112c將CAS延遲tCL改變為tCL=4。根據第六實施例之記憶體裝置40具有下列優點。記憶體裝置110在輸入啟動指令ACT後，比第五實施 10 例中早一個時脈接收第一讀取指令RD1。此時，記憶體裝置110比第五實施例中的早一個時脈接收根據頁面長度中的改變而增加之X位址訊號XA。因此快了幾乎一個時脈來致能一次字線SWL和感測放大器s/A是可能的。當CASS 遲控制電路112c在其時將與讀取指令rd 1相關的CAS延遲 15 tCL改變為tCL=4時，從已致能次字線SWL和感測放大器 S/A時至輸出讀取資料時可確保一足夠的期間。現將說明本發明之第七實施例。第七實施例係針對用以取得一根據在使用第五實施例之記憶體裝置110將頁面長度PL從256改變為32之情況中之 20頁面長度的改變而增加的X位址之其他的控制方法。第52圖為一說明根據第七實施例之存取控制之方塊圖。在第七實施例中，指令解碼器112(參看第28圖）包括指令決定電路112a以及預先決定時間的偵測電路（在下文中稱為“偵測電路”）112d。偵測電路丨12d接收内部時脈訊號 67 594743 玖、發明說明 CLK1以及啟動訊號以及由指令決定電路丨12&所供應的讀取或寫入致能訊號。指令決定電路112a在内部指令為啟動指令ACT時產生啟動Λ號。為了回應啟動訊號，偵測電路1 1 Μ產生一用以 5在過了一預先決定之時間後（下文中稱為“位址延遲tAL”)接收一增加的X位址訊號之位址取得訊號。在第七實施例中，位址延遲tAL係根據内部時脈訊號 CLK1所設定，且偵測電路U2d在計算内部時脈訊號cLK1 之預先決定的時脈數目之後產生位址取得訊號。此時，偵 10測電路112 d輸出位址取得訊號，直到從指令決定電路112 a 供應第一讀取致能訊號或寫入致能訊號為止。當頁面長度PL設定為32時，一開關電路133由頁面長度指派訊號ASS切換至一第52圖中所示的接觸位置。第三位址緩衝器113c根據來自偵測電路ii2d之位址取 15 得訊號接收並放大位址訊號AO-An。緩衝器113c根據位址訊號AO-An產生X位址資料並閂鎖X位址資料。X位址資料被供應給第三解碼器117c。第三解碼器117c供應DRAM核心119(第28圖）以一用以指派對應於X位址資料之行區塊（次字線SWL)之行區塊位址。 20 如第52圖中所示的，根據頁面長度指派訊號ASS由第二位址緩衝器113b或第三位址緩衝器113c供應根據來自偵測電路112d之偵測訊號所供應的X位址訊號（增加的X位址）。第53圖為一顯示了第52圖中之偵測電路112d之特定電路結構之一例之電路圖。 68 594743 玖、發明說明第54圖為一說明了實施例之内部操作之波形圖。關於第54圖的下列說明將給予為偵測電路丨12d之位址延遲tAL 設定為例如t AL= 1之情況。如第54圖中所示的’根據頁面長度PL之改變而增加的 5 X位址訊號XA<0 ·· 4>由在輸入啟動指令ACT—個時脈之後來自偵測電路112d之位址取得訊號來加以供應。此時，選擇一行區塊（次字線SWL)，並致能所選的次字線SWL以及相關的感測放大器S/A。之後’為了回應讀取指令RD1-RD3，記憶體裝置U0 10 根據預先設定的CAS延遲（tCL=3)以及爆發長度（BL=2)來序列地取得Y位址訊號ΥΑ<〇 : 4>以及記憶庫位址訊號B A<0 :1>並序列地輸出讀取資料。此時，為了回應讀取指令 RD1-RD3，不取得所增加的X位址訊號xa而只供應γ位址訊號ΥΑ<0 : 4>以及記憶庫位址訊號ΒΑ<0 : 1>。雖然第七 15 實施例之前述說明已予為讀取指令RD1至RD3，但相同者亦應用至寫入指令之情況。根據第七實施例之記憶體裝置11 〇具有下列優點。為了回應來自指令決定電路112a之啟動訊號，指令解碼器112之偵測電路H2d在經過一預先決定的時間（位址延 20 遲tAL)之後產生一位址取得訊號。因此，根據頁面長度pL 之改變而增加的X位址訊號XA在啟動指令ACT —個時脈之後（tAL=l)加以供應。這可確保一次字線SWL以及感測放大器S/A之快速致能。當以快於讀取指令RD1之輸入的時序供應所增加的X位址訊號XA時，所增加的X位址訊號xa 69 594743 玖、發明說明之取得與外部位址端點之佈局無關。 (1)在輸出每個指令時指派的啟動指令ACT和讀取指令 RD以及位址訊號之時序與頁面長度（邏輯位址映射）無關。吕己憶體控制器（CPU)只產生對應於欲延伸之X位址之位址 5訊说並將位址訊號在啟動指令ACT以及讀取指令RD之間供應給記憶體裝置110。這使得邏輯位址映射之改變較易，

並可確保一新功能之使用（改變邏輯位址映射之功能）而沒有太大麻煩。現在將說明本發明之第八實施例。在第八實施例中， 10根據第七實施例之偵測電路112d之位址延遲tAL設定為例如 tAL=0.5。

第55圖為一說明了根據第八實施例之記憶體裝置u〇之内部操作之波形圖。如第55圖中所示的，根據頁面長度 PL之改變（由256改為32)增加的X位址訊號XA係在輸入啟 15 動指令〇·5個時脈之後由來自偵測電路112d之位址取得訊號加以供應的。記憶體裝置110在已輸入啟動指令ACT之後的時脈訊號CLK的上升邊緣上取得X位址訊號xa<〇 : 1〇>，並在0.5 個時脈之後的時脈訊號CLK之下降上接收所增加的X位址 20 訊號ΧΑ<0 : 4> 〇在第八實施例中，設定位址延遲tAL=0.5導致所增加的X位址訊號XA比第七實施例中快0.5個時脈供應。因此，快了約〇_5個時脈來致能一次字線SWL以及感測放大器 S/A。 70 594743 玖、發明說明之後’記憶體裝置110序列地接收γ位址訊號YA<〇 ·· 4>以及記憶庫位址訊號ba<〇 : 1>以回應讀取指令rdI-RD3 °讀取資料根據預先設定的CAS延遲（tCL=3)以及爆發長度（BL==2)序列地輸出。此時，為了回應讀取指令RI) 1 · 5 RD3 ’不取得增加的χ位址訊號Xa而只供應γ位址訊號 ΥΑ<0 : 4〉以及記憶庫位址訊號ba<〇 : 1>。雖然第八實施例之前述說明已予為讀取指令rD丨至rD3，相同者亦應用至寫入指令之情況。根據第八實施例之記憶體裝置11〇具有下列優點。 10 (2)在第八實施例中，因為位址延遲設定為tAL=0.5，根據頁面長度PL之改變而增加的X位址訊號xa在啟動指令 ACT之0.5個時脈之後加以供應。因此第八實施例可比第七實施例快了 0_5個時脈來致能一次字線SWL以及感測放大器S/A。因此，對一根據讀取指令rdi之存取操作之開始 15 時序在頁面長度改變時並未延遲。對於熟悉技藝之人士來說，本發明可實施於許多其他特定型式而不違反本發明之精神或範圍是明顯的。具體地說，應了解到本發明可實施為下列型式。在第五至第八實施例中，可使用二型式之輸入啟動指 20令ACT，如此使得可根據二型式之輸入啟動指令ACT來指派頁面長度。在第五和第六實施例中，在由第一讀取/寫入指令取得已根據頁面長度之改變而增加的X位址訊號之後，可在指令一預先決定的時脈數之後供應Y位址訊號。（例如在一 71 玖、發明說明時脈之後）。在第八實施例中，藉由使用一雙資料速率（DDR)系統來接收所增加的X位址號。在此情況中，使用二個互補的時脈訊號CLK以及/CLK。可根據時脈訊號CLK之上升來接 5 收X位址訊號，並根據在時脈訊號CLK後出現且其相位與時脈訊號CLK相異180度之時脈訊號/CLK之上升來接收。在第五至第八實施例中，邏輯位址映射之改變可設計來用於一非同步記憶體。在此情況中，以已在第四實施例之前述說明中討論的非法項目系統來改變。 10 在第七和第八實施例設計為供一非同步記憶體裝置用之情況中，偵測電路112d可在一預先決定的時間（tAL)經過之後產生並輸出其偵測訊號，而與内部時脈訊號CLK無關。在個別的實施例中，可由在記憶體裝置中提供之内部 15 熔絲或一連結選項來設定邏輯位址映射。在此情況中，藉由在運送產品或一使用者使用該記憶體裝置時切斷内部炫絲或改變連結模式來設定所要的邏輯位址映射。記憶體裝置可设計來具有一設定電路（儲存電路），其可由一外部農置來規劃以設定邏輯位址映射如此使得邏輯位址映射視需 20要來加以改變。在那些情況中，邏輯位址映射固定達一短時間或一長時間。這可允許使用一現存的程式或cpu。消除在每個列存取循環時改變邏輯位址映射之麻煩亦是可能的。在每個實施例中，可與一次字線SWL同時來致能一主 72 594743 玖、發明說明字線SWL。可將每個實施例實施為一具有對應於X位址訊號以及 Y位址訊號之所有外部位址端點之記憶體裝置。在每個實施例中，可視需要來改變記憶體晶胞之位元 5 數，位址結構以及開關位址結構之型式。在X位址之深度淺於γ位址之深度的情況中，位址結定端點可由在其作未使用到的位址端點來共用。設定位址結構之指令可為一預充電指令或除了啟動指令之外的任何新的指令。 10 可獨立地一個記憶庫一個記憶庫地來改變邏輯位址映射。逐記憶庫地設定（改變）邏輯位址映射可進一步改進系統性能。欲變為無效之位址位元的位置可視需要來加以改變。因此’目前的例子和實施例要被視為說明性的而非限 15制的。本發明並非受限於在此所說明的細節，而是可修改或以其他方式在下列申請專利範圍之範圍和等效内實現。【圖式簡單說明】第1圖為一根據本發明之第一實施例之一記憶體裝置之示意方塊圖； 20 第2圖為一與選擇第1圖之記憶體裝置之位址結構有關的電路之示意方塊圖；第3圖為一包括第1圖之記憶體裝置之記憶體系統之方塊圖；第4圖為一適於做γ位址優先操作之位址結構之示範性 73 坎、發明說明圖形；第5圖為一適於做X位址優先操作之位址結構之示範性圖形；第6A和6B圖為隨著位址結構與存取順序改變之消耗 5 電流之示範圖形；第7和8圖為一位址映射之示範圖形；第9圖為一與選擇第1圖之記憶體裝置之位址結構相關之修改電路之示意方塊圖；第10圖為一根據本發明之第二實施例之記憶體裝置之 1〇 —也 π意方塊圖；第11圖為一說明10中之記憶體裝置之操作之時序圖；第12圖為一第10圖中之記憶體裝置之位址產生電路之示意方塊圖；第13圖為一根據本發明之第三實施例之記憶體裝置之 15 示意方塊圖；第14圖為一說明第13圖中之記憶體裝置之操作之時序圖；第15圖為在上文中所說明的記憶體裝置之不同實施例之示意方塊圖；〇第16圖為一第15圖之記憶體裝置之位址產生電路之示思方塊圖，第Π圖為一說明根據本發明之第四實施例之非同步記憶體裝置之操作之時序圖；第18圖為一說明一完整非同步記憶體裝置之操作之時 74 594743 玖、發明說明序圖；第19圖為一說明一模式設定循環之波形圖；第20圖為一非同步記憶體裝置之指令之示範圖形；第21圖為一說明一模式設定循環之波形圖； 5 第22A，22B和23圖為一規劃模式設定電路之操作波形圖，第24A和24B圖為一同步進入訊號產生電路之操作波形圖；第25圖為一模式設定位址緩衝器之操作波形圖； 10 第26圖為一模式設定位址閂鎖之操作波形圖；第27圖為一模式設定解碼器之操作波形圖；弟2 8圖為一根據本發明之第五實施例之記憶體裝置之示意方塊圖；第29圖為一在第28圖中之記憶體裝置之一 dram核心 15 之示意結構圖；第3 0圖為一說明第五實施例之記憶體裝置之控制方法之示意方塊圖；第31圖為一說明傳統記憶體裝置之控制方法之示意方塊圖； 20 第32圖為一說明第28圖中之記憶體裝置之内部操作之波形圖；第33圖為一說明傳統記憶體裝置之内部操作之波形圖；第34圖為一說明當改變一頁面長度時傳統記憶體裝置之内部操作之波形圖； 75 594743 玖、發明說明第35圖為一說明第28圖中之記憶體裝置之存取；控制之方塊圖；第36和37圖為顯示第35圖中之結構之特定範例之示意電路圖； 5 第38圖為一說明第36和37圖中之結構之内部操作之波形圖；第39圖為一說明傳統存取控制之示意方塊圖；. 第40圖為一說明根據第28圖中之記憶體裝置之頁面長 · 度之存取控制之示意方塊圖； 1〇第41圖為一說明一致能第28圖中之記憶體裝置之電路的控制方法之示意方塊圖；第4 2圖為一說明傳統致能電路之控制方法之示意方塊圖；第43至45圖為說明第28圖中之記憶體裝置之其他控制 15 方法之示意方塊圖；第46圖為一顯示第35圖中之電路的其他結構之方塊圖； · 第47和48圖為顯示第46圖中之結構之特定範例之方塊圖；第49圖為一說明根據頁面長度之存取控制之方塊圖； 2〇第5〇圖為一說明根據本發明之第六實施例之記憶體裝置之内部操作之波形圖；第51圖為一說明第5〇圖中之記憶體裝置之CAS延遲之控制方法之方塊圖；第52圖為一說明根據本發明之第七實施例之記憶體裝 76 594743 玖、發明說明置之存取控制之方塊圖；第53圖為一根據第七實施例之記憶體裝置中之預先決定時間的偵測電路之示意電路圖；第54圖為一說明第53圖中之記憶體裝置之内部操作之 5 皮形圖；以及第55圖為一說明根據本發明之第八實施例之記憶體裝置之内部操作之波形圖。【圖式之主要元件代表符號表】 Φ 10…模組 34···列解碼器 11---CPU 34a···炎相電路 12···記憶體裝置 35···行解碼器 21···時脈緩衝器 35a···夾柑電路 22···指令解碼器 36…記憶體晶胞陣列 23···位址緩衝器 37···晶胞 24…輸入/輸出緩衝器 3 8…感測放大器 25···控制訊號閂鎖 40…記憶體裝置 26…模式暫存器 41···指令產生電路 27…位址產生電路 42…模式暫存器 28…寫入/讀取(I/O)控制電路 43···位址產生電路 29…DRAM核心 44…X位址產生電路 30…位址結構選擇電路 45…Y位址產生電路 31…轉換開關 45a…緩衝器閂鎖電路 32…列電路 45b…緩衝器閃鎖電路 33…行電路 48…行解碼器 77 594743 玖、發明說明 44a···緩衝器閂鎖電路 44b···緩衝器閂鎖電路 46···反相器 47…列解碼器 50…記憶體裝置 51…位址結構暫存器 60…記憶體裝置 61…X和Y行位址產生電路 62…轉換開關 63···反相器 64···反相器 65···包括X解碼器之電路 66…包括Y解碼器之電路 61a···緩衝器閂鎖電路 61b···緩衝器閂鎖電路 61c···緩衝器閂鎖電路 61d…緩衝器閂鎖電路 62a，62b，62c’··開關 65…列解碼器 66…行解碼器 110…記憶體裝置 111…時脈緩衝器 112…指令解碼器 113…位址緩衝器 114···輸入/輸出(I/O)緩衝器 115···控制訊號閂鎖 116···模式暫存器 117···位址產生電路 118…寫入/讀取(I/O)控制電路 119.-.DRAM 核心 121···記憶體晶胞陣列 151···列位址緩衝器 152···行位址緩衝器 112a···行決定電路 112b…第一頁指令決定電路 113 b…位址閂鎖(A0〜A4) 113c…位址閂鎖(A5〜A7) 113d，113e，113f，113g，113h，113i ，113j，113k，1131,113m，113n …位址緩衝器 117b···行位址解碼器 117c···行區塊選擇之位址解碼器 117cl···夾柑電路 117e…開關電路 117f···記憶庫，列區塊，字線 (WL)選擇電路 117g…行選擇線(CL)選擇電路

78 玖、發明說明 117h· · ·行選擇線(CL)選擇電路 117i…行區塊(SWL)選擇電路 117j…記憶庫，列區塊，字線 (WL)選擇電路 1 Hk" ·行選擇線(CL)選擇電路 1171…行區塊(SWL)選擇電路 117m…行選擇線(CL)選擇電路 117η…記憶庫，列區塊，字線(WL)選擇電路 117〇· · ·行選擇線(CL)選擇電路 117ρ…開關 U7q…記憶庫，列區塊，字線(WL)選擇電路 117r…行選擇線(CL)選擇電路 Π 7s…行區塊(SWL)選擇電路 117t…記憶庫，列區塊，字線 (WL)選擇電路 117u···行選擇線(CL)選擇電路 13卜..OR閘 132···反相器 132a，132b…反相器 133，133a…開關 141···次字線致能電路 142···感測放大器致能電路

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Claims

594743 拾、申請專利範圍 1. 一種記憶體裝置，其包含·· 一包括多個根據定義了一指出記憶體陣列之邏輯形狀之邏輯位址映射之一第一位址和一第二位址配置的記憶體晶胞之記憶體陣列；以及 5 一位址映射改變單元，其操作地耦合至記憶體陣列以接收一用以產生第一位址之第一位址訊號以及一用以產生第二位址之第二位址訊號，其中位址映射改變單元能夠藉由改變第一位址訊號和第二位址訊號之一的一部份來改變邏輯位址映射。 10 2·如申請專利範圍第1項之記憶體裝置，其中位址映射改變單元在每次啟動記憶體陣列時改變邏輯位址映射。 3.如申請專利範圍第丨項之記憶體裝置，其中位址映射改變單元在一記憶體裝置之等待期間或在記憶體裝置之啟動期間改變邏輯位址映射。 4·如申請專利範圍第1項之記憶體裝置，其進一步包含：一内部電路，其中位址映射改變單元至少在一從根據第一位址或第二位址啟動内部電路之點至一關閉内電路之點的期間中維持邏輯位址映射。 5·如申請專利範圍第1項之記憶體裝置，其中位址映射改 20 ^ 〇〇變單元藉由改變第一和第二位址至少之一的深度來改變邏輯位址映射。 •如申請專利範圍第1項之記憶體裝置，其進一步包含一用以控制第一和第二位址訊號之控制端點。 7 •如申請專利範圍第1項之記憶體裝置，其中記憶體陣列 80 594743 拾、申請專利範圍包括多個記憶庫，其中位址映射改變單元逐記憶庫地改變邏輯位址映射。 8· —種記憶體裝置，其包含：一記憶體陣列，其包括多個根據一第一位址和一第二位址配置的記憶體晶胞，該第一位址和第二位址定義了指出記憶體陣列之邏輯形狀之邏輯位址映射；一位址緩衝器，其操作地耦合至記憶體陣列，以接收多個包括一用以產生第一位址之第一位址訊號之位址訊號；以及一位址控制單元，其操作地耦合至位址緩衝器，其用以藉由根據存取資訊來使用第一位址訊號之一部份以產生第一位址或第二位址，以在每次輸入第一位址訊號時改變邏輯位址映射。 9. 如申請專利範圍第8項之記憶體裝置，其進一步包含：一位址結構選擇電路，其操作地耦合至位址控制單元’以根據由一包括存取資訊或多個控制訊號之組合的控制訊號造成的邏輯位址映射之改變來產生位址結構選擇訊號，其中位址控制單元藉由根據位址結構遥擇乱號來使用弟一位址訊號之一部份來產生第一位址或第二位址。 10. 如申請專利範圍第9項之記憶體裝置，其進一步包含：一位址產生電路，其操作地耦合至結構選擇電路，以接收多個位址訊號以及位址結構選擇訊號；一第一訊號產生電路，其操作地耦合至位址產生 81 594743 拾、申請專利範圍電路，以產生一第二位址選擇訊號；一第一訊號產生電路，其操作地耦合至位址產生電路，以產生一第二位址選擇訊號；其中位址產生電路包括一用以選擇性地供應多個位址訊號給第一訊號產生電路或第二訊號產生電路之開關電路。 11·如申請專利範圍第9項之記憶體裝置，其進一步包含·· 一第一 sfl號產生電路，其操作地耦合至位址結構述擇電路，以接收多個位址訊號並根據位址結構選擇訊號來產生一第一位址選擇訊號；以及一第一訊號產生電路，其操作地耦合至位址結構選擇電路，以接收多個位址訊號並根據位址結構選擇訊號來產生一第二位址選擇訊號。 12·如申請專利範圍第8項之記憶體裝置，其中位址控制單兀包括一用以儲存存取資訊之連結選項或一熔絲。 13·如申。月專利範圍第8項之記憶體裝置，其中位址控制單元包括一儲存電路，其儲存了可由一外部裝置重寫入之存取資訊。从一種記憶體裝置，其包含：一記憶體陣列，其包括多個根據一第一位址和一第二位址配置的記憶體晶胞，該第一位址和第二位址疋義了私出圮憶體陣列之邏輯形狀之邏輯位址映射；一位址緩衝器，其操作地耦合至記憶體陣列，以接收夕個包括一用以產生第一位址之第一位址訊號之 82 594743 拾、申請專利範圍位址訊號；以及一位址訊號無效單元，其操作地耦合至位址緩衝器，以根據存取資訊使多個位址訊號至少一部份變成無效’以在每次輸入第一位址訊號時改變邏輯位址映 5 射。 15.如申請專利範圍第丨4項之記憶體裝置，其中多個位址说號包括一用以產生第二位址之第二位址訊號，以及位址訊號無效單元包括一用以夾松多個位址訊號至少一部份之夾#電路以改變第一位址訊號之解碼壓 1〇縮率以及第二位址訊號之解碼壓縮率。 16·如申請專利範圍第15項之記憶體裝置，其進一步包括一位址結構選擇電路，其用以產生一對應於一控制訊號成之邏輯位址映射上的改變之位址結構選擇訊號，該控制訊號包括存取資訊或多個控制訊號之組合， 15 以及 /、中位址Λ號媒效單元根據位址結構選擇訊號使得第一位址訊號至少一部份變成無效。 17·如申請專利範圍第15項之記憶體裝置，其中位址訊號無效單元包括-用以儲存存取資訊之連結選項或一炫 20 絲。申料利範圍第15項之記憶體裝置，其中位址訊號文單it包&卩重新寫入的存取資訊儲存電路，其儲存了存取資訊。 19· 一種用以改變一記愔雕莊如 ^肢裝置之邏輯位址映射之内部控 83 594743 拾、申請專利範圍制方法，該記憶體陣列包括多個根據一第一位址和一第二位址配置的記憶體晶胞，該第一位址和第二位址係根據多個位址訊號產生，該邏輯位址映射根據第一位址和第二位址定義，並指出記憶體陣列之邏輯形狀 5 ，該方法含下列步驟：接收多個位址訊號；接收用以改變邏輯位址映射之存取資訊；產生多個第一位址訊號’以根據多個位址訊號以及存取資訊產生第一位址； 10 產生多個第二位址訊號，以根據多個位址訊號以及存取資訊產生第二位址；以及根據存取資訊，在每次產生多個第一位址訊號時使得多個第一位址訊號之一部份以及多個第二位址訊號之一部份之一變成無效。 15 20·如申請專利範圍第1 9項之方法，其中接收存取資訊之步驟在一記憶體裝置之等待期間中，或在執行記憶體衣置之作用插作之同時接收存取資訊。 21·如申請專利範圍第19項之方法，其中記憶體裝置包括多個感測放大器，其至·少之一係以第一位址啟動並由 2 0 第二位址選擇，以及進一步包含根據邏輯位址映射上的改變來改變多個感測放大器之啟動數之步驟。 22·如申請專利範圍第19項之方法，其進一步包含根據邏輯位址映射上的改變來改變多個第一位址訊號之解碼 84 拾、申請專利範圍使得控制裝置供應記憶體裝置以時刻存取資訊；以及使得控制裝置根據存取資訊來改變記憶體陣列之邏輯位址映射。 31· —種記憶體裝置，其包含：一記憶體陣列，其包括多個根據據定義一指出記憶體陣列之邏輯形狀之邏輯位址映射之一第一位址和一第二位址配置之記憶體晶胞；一位址緩衝器，其操作地耦合至記憶體陣列，且具有多個位址輸入端點，以接收用以在多個位址輸入端點上產生第一位址或第二位址之一外部位址，該等端點包括對應於Μ位元之整至位址或N位元之第二位址之輸入端點’視何者具有較多位元數而定；以及一位址控制電路，其操作地耦合至位址緩衝器，以根據存取資訊來將外部位址之一部份取代以第一位址或弟一位址以改變邏輯位址映射。 32.如申請專利範圍第3 1項之記憶體裝置，其進一步包含一預先決定時間的偵測電路，其操作地耦合至位址緩衝器’以產生一控制訊號以接收一丨位元增量位址，其係在從取得第一位址並供應控制訊號給位址緩衝器後經過一預先決定的時間之後，根據邏輯位址映射上的改變而增加。 33·如申請專利範圍第32項之記憶體裝置，其中預先決定時間的偵測電路在一時脈訊號之預先決定的時脈數之 594743 拾、申請專利範圍後產生控制訊號’以回應接收第一位址之啟動指令。 34. 如申請專利範圍第32項之記憶體裝置，其進一步包含：多條字線，其之至少一條由第一位址選擇；以及子線致能電路以根據控制訊號來致能至少一條字線以接收i位元的增量位址。 35. 如申請專利範圍第32項之記憶體裝置，其進一步包含·· 多個感測放大器，其之至少一個由第二位址加以選擇；以及一感測放大器致能電路，其係用以根據控制訊號來致能多個感測放大器之一部份以接收i位元的增量位址0 36. 如申請專利範圍第3 1項之記憶體裝置，其進一步包含一指令偵測電路，其係操作地耦合至位址緩衝器，以產生一控制訊號來接收一丨位元的增量位址，其係根據邏輯位址映射上的改變，根據一要在控制取得（N_i)位元之第二位址並供應控制訊號給位址緩衝器時發出的指令而增加。 37·如申請專利範圍第36項之記憶體裝置，其中指令偵測電路在接收第一位址之啟動指令後偵測一第一讀取或寫入指令並根據所偵測到的讀取或寫入指令來產生控制訊號。 38.如申請專利範圍第37項之記憶體裝置，其進一步包含一 CAS延遲控制電路以根據來自指令偵測電路之控制訊號來設定一對應於第一讀取或寫入指令之CAS延遲。 88 594743 拾、申請專利範圍 39·如申請專利範圍第3 1項之記憶體裝置，其進一步包含一位址結構選擇電路，其操作地耦合至位址控制電路，以根據由一控制訊號所造成之邏輯位址映射上的改變來產生一位址結構選擇訊號，該控制訊號包括存取 5 資訊或多個控制訊號之組合，以及其中位址控制電路根據位址結構選擇訊號將外部位址之一部份以第一位址或第二位址來加以取代。 40.如申請專利範圍第39項之記憶體裝置，其進一步包含一位址產生電路，其操作地耦合至位址結構選擇電路 10 ，以接收多個位址訊號和位址結構選擇訊號，該位址產生電路包括：一用以產生一第一位址選擇訊號之第一訊號產生電路；一用以產生一第二位址選擇訊號之第二訊號產生 15 電路；以及一用以選擇性地供應外部位址至第一訊號產生電路或第二訊號產生電路之開關電路。 41·如申請專利範圍第3 1項之記憶體裝置，其中位址控制電路包括一用以設定存取資訊之連結選項或一熔絲。 2 0 42.如申請專利範圍第3丨項之記憶體裝置，其中位址控制 %路包括一儲存電路’其儲存了可由一外部裝置重寫入之存取資訊。 43· —種記憶體裝置，其包含：一記憶體陣列，其包括多個根據一第一位址和一 89 拾、申請專利範圍第二位址配置的記憶體晶胞，該第一位址和第二位址定義了指出記憶體陣列之邏輯形狀之邏輯位址映射；一位址緩衝器，其操作地耦合至記憶體陣列且具有多個位址輸入端點，以接收一用以在多個位址輸入端點上產生第一位址或第二位址之外部位址，該等端點包括對應於Μ位元之整至位址或N位元之第二位址之輸入端點’視何者具有較多位元數而定；以及一位址無效電路，其操作地耦合至位址緩衝器，以根據存取資訊使得外部位址至少一部份變成無效以改變邏輯位址映射。 44·如申請專利範圍第43項之記憶體裝置，其中位址無效私路包括一夾扭電路，其夾柑一任意位址以改變第一和第二位址至少之一的解碼壓縮率。 45·如申凊專利範圍第43項之記憶體裝置，其進一步包含一位址結構選擇電路，其操作地耦合至位址無效電路 ’以根據由一控制訊號造成之邏輯位址映射上的改變來產生一位址結構選擇訊號，該控制訊號包括存取資訊或多個控制訊號之組合，以及其中位址無效電路根據位址結構選擇訊號使得外部位址之至少一部份變成無效。 46·如申請專利範圍第45項之記憶體裝置，其進一步包含一位址產生電路，其操作地耦合至位址結構選擇電路，以接收多個位址訊號以及位址結構選擇訊號， ό玄位址產生電路包括： 90 拾、申請專利範圍一用以產生一第一位址選擇訊號之第一訊號產生電路；一用以產生一第二位址選擇訊號之第二訊號產生電路；一用以選擇性地將外部位址供應給第一訊號產生電路或第二訊號產生電路之開關電路。 47·如申請專利範圍第43項之記憶體裝置，其中位址無效電路包括一用以設定存取資訊之連結選項或一熔絲。 48.如申凊專利範圍第43項之記憶體裝置，其中位址無效電路包括一儲存電路，其儲存了可由一外部裝置重寫入之存取資訊。 49· 一種記憶體裝置，其包含：汜憶體陣列，其包括多個根據一第一位址和一第一位址配置的記憶體晶胞，該第一位址和第二位址定義了指出記憶體陣列之邏輯形狀之邏輯位址映射；一位址緩衝器，其操作地耦合至記憶體陣列且具有多個位址輸入端點，以接收一用以在多個位址輸入立而·，沾上產生第一位址或第二位址之外部位址，該等端點包括對應》Μ位元之整至 <立址或N位元之第二位址之輸入端點，視何者具有較多位元數而定；以及位址控制為，其操作地耦合至位址緩衝器，用以根據存取資訊將外部位址之一部份取代以第一位址或第二位址以改變邏輯位址映射。 5〇· —種記憶體裝置，其包含： 91 拾、申請專利範圍一記憶體陣列，其包括多個根據一第一位址和一苐二位址配置的記憶體晶胞，該第一位址和第二位址定義了指出記憶體陣列之邏輯形狀之邏輯位址映射；一位址緩衝器，其操作地耦合至記憶體陣列且具有多個位址輪入端點，以接收一用以在多個位址輸入端”、、占上產生第一位址或第二位址之外部位址，該等端點包括對應於Μ位元之整至位址位元之第二位址之輪入端點，視何者具有較多位元數而定；以及一位址無效電路，其操作地耦合至位址緩衝器，以根據存取資訊使得外部位址之至少一部份變成無效以改變邏輯位址映射。 51.種用以改變一具有一記憶體陣列之記憶體裝置之邏輯位址映射的内部控制方法，該記憶體陣列包括多個根據定義指出記憶體陣列之邏輯形狀之邏輯位址映射之一第一位址和一第二位址配置的記憶體晶胞，以及夕個用以接收一外部位址之位址輸入端點以產生第一位址或第二位址，該等多個位址輸入端點包括對應於 Μ位tl之第一位址之輸入端點或N位元之第二位址之輸入端點，視何者具有較多位元數而定，或者用以同時接收Μ位元之第一位址和N位元之第二位址之輸入端點 ’該方法包含下列步驟·· 接收外部位址；接收存取資訊以改變邏輯位址映射；以及根據存取資訊將外部位址之一部份取代以第_位 92 拾、申請專利範圍址或弟二位址。 52·如申請專利範圍第51 .S1& ^ 、<方法，其中接收存取資訊之步驟在記憶體裝置之一寺待期間内或與執行記憶體裝置之作用操作之同時來接收存取資訊。 53·”請專利範圍第51項之方法，其中記憶體裝置包括多個感測放大哭，1石口0 /、至夕之一係由第二位址加以選擇、乂匕3根據邏輯位址映射之改變來改變多個感測放大器之啟動數目的步驟。 10 5“:申請專利範圍第51項之方法，其進_步包含根據邏輯位址映射上的改變來改變第一位址或第二位址之解碼壓縮率之步驟。如中巧專利範11第5 1項之方法，其進-步包含根據由控制说號造成之邏輯位址映射上的改變產生一位址結 15 構選擇訊號之步驟，該控制訊號包括存取資訊或多個控制δίΐ *5虎之組合，以及其中取代步驟根據位址結構選擇訊號將外部位址之一部份取代以第一位址或第二位址。 20 56.如申請專利範圍第55項之方法，其中記憶體裝置包括一共用的位址產生電路，以產生第一和第二位址，進一步包含切換何處來根據位址結構選擇訊號供應第一和第二位址之步驟。 57·如申請專利範圍第55項之方法，其中記憶體裝置包括一第一和第二位址產生電路以根據外部位址來產生第一和第二位址，其進一步包含根據位址結構選擇訊號 93 拾、申請專利範圍來供應外部位址至第一和第二位址產生電路之一之步驟。 58·如中請專利範圍第51項之方法，其進—步包含下列步驟·· 透過夕個位址輸入i而點來接收第一位址；以及接收一i位元增量位址，其在取得第一位址之後根據邏輯位址映射上的改變來增加。 59.如申請專利範圍第58項之方法，其中接收第_位址之步驟與一時脈訊號同步來接收第一位址，且其中接收增量位址之步驟包括執行位址延遲控制之步 1〇驟以與時脈訊號同步接收i位元增量位址。 6〇.如申請專利範圍第58項之方法，其中執行位址延遲控制之步驟包括取得第一位址之後接收一時脈Λ唬之預先決定的時脈數以產生一控制訊號來接收i 位元增量位址。 I5 6L如申請專利範圍第6〇項之方法，其中接收預先決定的時脈數之資料之步驟係在接收第一位址之前或同時來執行。 62. 如申請專利範圍第60項之方法，其中接收預先決定數目的時脈之資料的步.驟包括言支定一要供應給在一模式 2〇 _存器中的記憶體裝置之指令訊號，並根據指令訊號 beforehand接收時脈訊號預先決定的時脈數。 63. 如申請專利範圍第60項之方法，其中接收預先決定的時脈數之資料的步驟係在根據一包括—位址碼之指令訊號接收第-位址之前執行，或在接收第一位址之同 94 拾、申請專利範圍日寸執行，根據二種啟動指令而定。 64.如申睛專利範圍第51項之方法，其進一步包含同時接收一 i位元增量位址和⑺屮位元的第二位址之步驟，該i 位元增量位址係根據邏輯位址映射上的改變而增加。 65·如申請專利範圍第51項之方法，其進一步包含下列步驟：取得（N-i)位元之第二位址；以及從在取得（N-i)位元的第二位址時未使用的至少一位址輸入端點接收一 i位元增量位址，其根據邏輯位址映射上的改變增加。 66·如申請專利範圍第6丨項之方法，其進一步包含在接收取得第一位址之啟動指令之後，根據一下一個指令來取得一根據邏輯位址映射上的改變而增加的丨位元增量位址之步驟。 7·如申凊專利範圍第66項之方法，其中取得增量位址之步驟在接收啟動指令之後，同時接收i位元增量位址以及一讀取或寫入指令。 68·如申請專利範圍第67項之方法，其中記憶體裝置包括一用以在接收啟動指令之後偵測一第一讀取或寫入指令並產生一偵測訊號之指令偵測電路，其進一步包含根據偵測訊號來設定對應於第一讀取或寫入指令之 CAS延遲之步驟。 69.如申請專利範圍第68項之方法，其中記憶體裝置包括多個字線，其至少之一係由第一位址選擇，以及一預先決定時間偵測電路，其係用以在從取得第一位址經 95 594743 拾、申1靑專利範圍置之圮體晶月包’该位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射，該方法包含下列步驟：使得控制裝置根據時刻存取資訊來改變記憶體陣列之邏輯位址映射；以及根據邏輯位址映射之改變在產生第一位址之後產生一預先決定的位元數之增量位址。 77· —種記憶體裝置，其包含：一記憶體陣列，其包括多個根據第一位址和第二位址配置之記憶體晶胞，該位址定義一指出記憶體陣列之邏輯形狀之邏輯位址映射；夕個位址輸入端點以接收多個位址訊號來產生第一位址或第二位址；一存取資訊接收電路以接收存取資訊來改變邏輯位址映射；以及一位址控制單元，其操作地耦合至多個位址輸入端點以及存取資訊電路，用以根據一要從多個位址輸入端點至少之一供應的位址改變訊號來改變第一位址之深度和第一位址之深度至少之一，以回應存取資訊。 78.如申請專利範圍第77項之記憶體裝置，其進一步包含：多個主字線，其至少之一係由第一位址加以選擇；多組次字線，其係分別操作地耦合至主字線，且其之一係由位址改變訊號來加以選擇；以及夕個與多組次字線相關提供的感測放大器，其此，在多組次字線之一被加以選擇時，位址控 98 594743 拾、申請專利範圍制單元致能所選擇的+生# &、，π # , 伴1 —人子線組以及多個與所選次字線組相關的感測放大器。 79. —種記憶體裝置，其包含：一記憶體陣列，其包括多個根據I位址和第二 5 &址配置之'己憶體晶胞，該位址定義-指出記憶體陣列之邏輯形狀之邏輯位址映射；多個位址輸入端點，其係用以接收多個位址訊號以產生第一位址或第二位址；一存取貧訊接收電路，其係用以接收存取資訊， 10 以改變邏輯位址映射；以及一位址控制單元，其係操作地耦合至多個位址輸入端點以及存取改變端點，以根據位址改變訊號來改變第一位址之深度以及第二位址之深度至少之一，以回應存取資訊。 15 8〇·如申請專利範圍第79項之記憶體裝置，其進一步包含：多條主字線，其至少之一係由第一位址加以選擇；多組次字線，其係分別操作地耦合至主字線，且其之一係由位址改變訊號加以選擇；以及多個與多組次字線相關提供的感測放大器， 2〇藉此，當選擇了多組次字線之一時，位址控制單元致能所選的次字線組以及多個與所選次字線組相關之感測放大器。 81.如申請專利範圍第8〇項之記憶體裝置，其中位址控制單元同時接收位址改變訊號以及第一位址。 99