JP2001283587A - エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 従来のZBT SRAMデバイスと類似したピンアウ
ト、タイミング、及び機能セットを有する多くの同じ利
点を提供し、一方、デバイスの集積度、消費電力、改良
を提供するエンハンスド・バス・ターンアラウンドDRAM
を提供すること。 【解決手段】 最高のDRAM性能を提供する特定用途のエ
ンハンスド・バス・ターンアラウンド集積回路ダイナミ
ック・ランダム・アクセス・メモリ ("DRAM") 装置であ
り、また同時にゼロ・バス・ターンアラウンド ("ZBT")
、またはパイプライン・バースト・スタティック・ラ
ンダム・アクセス・メモリ ("SRAM") 装置を使用するた
め設計されたシステムに容易に統合することができる。
「待機」ピンを備えることを通して、この発明のエンハ
ンスド・バス・ターンアラウンド・デバイスは、システ
ム・メモリ・コントローラに、何時、付加的な待ち状態
が加えられなければならないかを合図することができ、
マスター／スレーブ及び禁止ピンを使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般的には、集
積回路メモリ装置に関する。より詳しくは、この発明は
最高のDRAM性能を提供する特定用途のエンハンスド・バ
ス・ターンアラウンド（enhanced bus turnaround: EBT
^TMは、Enhanced Memory Systems, Inc.,Colorado Spri
ngs, COの商標である。）集積回路ダイナミック・ラン
ダム・アクセス・メモリ ("DRAM") 装置に関し、また同
時にゼロ・バス・ターンアラウンド("ZBT") 、またはパ
イプライン（pipeline）・バースト（burst）・スタテ
ィック・ランダム・アクセス・メモリ ("SRAM") 装置を
使用するため設計されたシステムに容易に統合すること
ができるDRAM装置に関する。

【０００２】

【従来の技術】ZBTは、典型的なネットワーク・アプリ
ケーション及び電気通信アプリケーションに見られる頻
繁かつ高度に無作為化された読み出し及び書き込み動作
を必要とするスイッチング機能とルータ機能用に最適化
された同期SRAMアーキテクチャである。動作中に、ZBT
SRAMデバイスは、書き込みと読み出しとの動作をしばし
ば切替えるデータ・バスへのアクセス中に遭遇するかも
知れないアイドリング状態のクロックサイクル（idle c
lock cycles）を除去するのに役立つ。ZBT SRAMはデッ
ド・サイクルを除去し、かつ、最大限のメモリ・バンド
幅の使用を提供する。ZBT SRAMデバイスに関する全ての
クリティカル・タイミング・パラメータは同期クロック
信号（以下、単に同期クロックという。）の立ち上がり
端縁（ライジング・エッジ：rising edge）（前線又は
立ち上がり区間ともいう。）に関係している。

【０００３】

【発明が解決しようとする課題】一般的に、SRAMデバイ
スは、DRAMと比較すると、確実に、データ・アクセス速
度の点で優れている。DRAMは周期的なリフレッシュ動作
とビット線プリチャージ動作を必要とする。しかしなが
ら、各SRAMのメモリ・セルは、セル当たり４個または６
個のトランジスタで構成され、又、DRAMメモリ・セルは
一個のトランジスタと、このトランジスタに関連したキ
ャパシタ（即ち、1T/1C）のみを利用して構成される。
従って、典型的なSRAMデバイスは、対応するDRAMのおよ
そ４倍以上のダイ面積と２倍の電力を消費する。結局、
DRAMと同じ集積度のSRAMは５〜１０倍以上の製造コスト
が掛かる。このように、SRAM性能を良くすれば、製造コ
ストが高くなる問題がある。

【０００４】

【課題を解決するための手段】この発明は、ピンアウト
(pin-out) 、タイミング、及び機能の設定（set：セッ
ト）を同様に有する従来のZBT SRAMデバイスの多くの利
点を同じく提供すると共に、デバイスの集積度、消費電
力、及びコストの改善を図ったエンハンスド・バス・タ
ーンアラウンドDRAMデバイスを提供する。「待機」（ウ
ェイト：wait）ピンを備えているので、この発明のエン
ハンスド・バス・ターンアラウンド・デバイスは、付加
的な待ち状態を付加する必要があるとき、システム・メ
モリ・コントローラに合図を与えることができる。さら
に、この発明のデバイスは、４倍以上のバースト長での
全ての読み出し動作及び書き込み動作に関しては、ZBT
SRAMのデータ・アクセス時間の性能と実質的に同一の性
能を有している。

【０００５】従って、この発明のアドレス・バスとデー
タ・バスとを有する集積回路装置の第１の好適な構成例
によれば、少なくとの１つのダイナミック・ランダム・
アクセス・メモリ・アレイ（以下、単にメモリ・アレイ
と称する場合がある）と、少なくとも１つのスタティッ
ク・ランダム・アクセス・メモリ・キャッシュ（以下、
単にキャッシュと称する場合がある）と、待機信号出力
端子（又はピンともいう）とを具えている。

【０００６】このメモリ・アレイは、アドレス・バス上
に送られたアドレスにより選択されたこのメモリ・アレ
イの位置にデータ・バス上に送られたデータを書き込む
ために、この選択されたメモリ位置にアクセスできる。

【０００７】また、このキャッシュは、少なくとも１つ
のメモリ・アレイに対応付けられて設けられていて、こ
のメモリ・アレイから予め読み出されたデータの少なく
とも一部分を格納している。そして、このキャッシュ
は、当該キャッシュに対応するメモリ・アレイのメモリ
位置に対する読み出しアクセスに応答して、上述の予め
読み出されているデータをデータ・バス上に送出するこ
とが出来る。

【０００８】さらに、待機信号出力端子は、この出力端
子から、上述のメモリ装置に関連してこのメモリ装置外
に設けられているコントローラに対して、少なくとも一
つの前記メモリ・アレイがデータ・アクセスに現在使用
できない状態にあることを知らせる待機信号を出力する
ことが出来る。

【０００９】この発明の第２の好適な構成例によれば、
第１の好適な構成例の場合と同様な、メモリ・アレイと
キャッシュとをそれぞれ少なくとも１つ具える他に、コ
マンド・デコーダ兼タイミング・ジェネレータ回路を含
んでいる。

【００１０】このコマンド・デコーダ兼タイミング・ジ
ェネレータ回路は、少なくとも１つの上述のメモリ・ア
レイにリフレッシュ動作を少なくとも自動的に開始させ
ることが出来る。また、このコマンド・デコーダ兼タイ
ミング・ジェネレータ回路は、リフレッシュ禁止信号に
応答して、所定の時間間隔の間、上述のリフレッシュ動
作を選択的に予め防ぐことが出来る。

【００１１】この第２の好適な構成例の実施に当たり、
好ましくは、少なくとも１つの前述のメモリ・アレイの
少なくとも１回のリフレッシュ・カウンタを設けるのが
良い。

【００１２】また、この発明の第３の好適な構成例によ
れば、第１の好適な構成例の場合と同様な、メモリ・ア
レイとキャッシュとをそれぞれ少なくとも１つ具える他
に、コマンド・デコーダ兼タイミング・ジェネレータ回
路を含んでいる。

【００１３】このコマンド・デコーダ兼タイミング・ジ
ェネレータ回路は、少なくとも１つの上述のメモリ・ア
レイにリフレッシュ動作を少なくとも自動的に開始させ
ることが出来る。また、このコマンド・デコーダ兼タイ
ミング・ジェネレータ回路は、別の集積回路メモリ装置
との間でリフレッシュ動作の同期をとるためにこの別の
集積回路メモリ装置にリフレッシュ禁止信号を与えるよ
うに動作をすることが出来る。

【００１４】また、この発明の第４の好適な構成例によ
れば、第１の好適な構成例の場合と同様な、メモリ・ア
レイとキャッシュとをそれぞれ少なくとも１つ具える他
に、コマンド・デコーダ兼タイミング・ジェネレータ回
路を含んでいる。

【００１５】このコマンド・デコーダ兼タイミング・ジ
ェネレータ回路は、少なくとも１つの上述のメモリ・ア
レイにリフレッシュ動作を少なくとも自動的に開始させ
ることが出来る。また、このコマンド・デコーダ兼タイ
ミング・ジェネレータ回路は、リフレッシュ・フラグ信
号を別の集積回路メモリ装置に送信することによりリフ
レッシュ動作の開始を合図するよう動作することが出来
る。

【００１６】また、この発明の第５の好適な構成例によ
れば、第１の好適な構成例の場合と同様な、メモリ・ア
レイとキャッシュとをそれぞれ少なくとも１つ具える他
に、コマンド・デコーダ兼タイミング・ジェネレータ回
路を含んでいる。

【００１７】このコマンド・デコーダ兼タイミング・ジ
ェネレータ回路は、少なくとも１つの上述のメモリ・ア
レイにリフレッシュ動作を少なくとも自動的に開始させ
ることが出来る。また、このコマンド・デコーダ兼タイ
ミング・ジェネレータ回路は、このリフレシュ動作を上
述のメモリ装置と関連してこのメモリ装置外に設けられ
たコントローラによってモード信号を受信するように動
作することが出来る。

【００１８】また、この発明の第６の好適な構成例によ
れば、第１の好適な構成例の場合と同様な、メモリ・ア
レイとキャッシュとをそれぞれ少なくとも１つ具える他
に、コマンド・デコーダ兼タイミング・ジェネレータ回
路を含んでいる。

【００１９】このコマンド・デコーダ兼タイミング・ジ
ェネレータ回路は、少なくとも１つの上述のメモリ・ア
レイにリフレッシュ動作を少なくとも自動的に開始させ
ることが出来る。また、このコマンド・デコーダ兼タイ
ミング・ジェネレータ回路は、外部より供給されたチッ
プ・イネーブル信号に応動して少なくとも１つの上述の
メモリ・アレイの少なくとも一部のメモリ位置に開いて
いるいずれかのページに対しプリチャージ動作を開始す
ることが出来る。

【００２０】

【発明の実施の形態】先ず、図を参照して、この発明に
よるエンハンスド・バス・ターン・アランド集積回路メ
モリ・デバイスにつき説明する。

【００２１】尚、図中、信号を表す記号のハットにバー
（−）が付されていない信号は、論理レベルが高い信号
であって従って、“アクティブ・ハイ”の信号であり、
記号のハットにバー（−）が付されている信号は論理レ
ベルの低い信号であって従って、“アクティブ・ロー”
の信号である。尚、この明細書中ではハットに付けるバ
ー（−）の代わりに“アクティブ・ロー”で表現してあ
る。

【００２２】図１はメモリ・デバイス１０の構成例を示
す簡略化された機能ブロック回路図である。メモリ・デ
バイス１０は、適切な部分にDRAMメモリ・アレイ１２を
有する。このメモリ・アレイ１２はダイナミック・ラン
ダム・アクセス・メモリの１つ又は２つ以上のバンクを
含む。この発明の好適実施例では、行（ロウ：row）キ
ャッシュ１４はSRAMメモリを有していて、SRAMキャッシ
ュとも称する。この行キャッシュ１４はメモリ・アレイ
１２の各バンクと関連付けられ、しかも、ブロック回路
間で共有され、すなわち、各ブロック回路に直接マップ
（map）することが可能である。

【００２３】メモリ・デバイス１０には同期（シンクロ
ナス：synchronous）アドレス・バス１６とコントロー
ル・バス１８が接続されていて、メモリ・デバイス１０
には同期アドレス・バス１６によって例えば入力信号SA
0、SA1及びSAが供給され、コントロール・バス１８によ
って複数の制御入力が供給される。メモリ・デバイス１
０に対するデータの読み出し及び書き込みは、双方向DQ
バス（データ・バス）２０によって行われる。図示の実
施例では、この双方向DQバス２０は３６本の個別のライ
ン（３５：０）を有している。

【００２４】アドレス・バス１６の信号は、複数のアド
レス・バッファ２６に供給され、次いで、メモリ・アレ
イ１２とキャッシュ１４内の特定の記憶位置（メモリ位
置ともいう。）へアクセスを行うために、個々の行及び
列（コラム：column）デコーダ２８、３０に供給され
る。この点については、以下詳細に説明する。一連のセ
ンス・アンプ（センス増幅器）３２はメモリ・アレイ１
２と関連付けられていて、キャッシュ１４とメモリ・ア
レイ１２との間に配置されている。メモリ・アレイ１２
からの読み出しデータ、及びメモリ・アレイ１２への書
き込みデータは複数の双方向データ・ラッチ３６とデー
タ入力／出力("I/O")バッファ３８とに格納される。こ
の発明の好適実施例では、行と列のアドレス指定（addr
ess）は同時に行うが、しかし、これらアドレス指定
は、列アドレスの指定に先立って行アドレスの指定を行
うような多重化処理で実施することもまた可能である。

【００２５】また、図示されるように、メモリ・デバイ
ス１０は、コマンド・デコーダとタイミング・ジェネレ
ータとを有するブロック回路、すなわち、コマンド・デ
コーダ兼タイミング・ジェネレータ回路３４を含む。こ
の回路３４は、行デコーダ２８からのヒット／ミス（Hi
t/Miss）信号の端子を有する他、コントール・バス１８
にも結合されている。

【００２６】この回路３４への入力信号には、同期クロ
ック信号（"CLK"）４０，アクティブ・ロー・クロック
・イネーブル信号（"CKE"）４２、アクティブ・ロー・
チップ・イネーブル信号（"CEx"）４４、アドレス・ア
ドバンス／アクティブ・ロー・ロード信号（"ADV/LD"）
４６、読み出し／アクティブ・ロー書き込み信号（"R/
W"）４８、アクティブ・ロー・バイト書き込みイネーブ
ル信号（"BWx"）５０、アクティブ・ロー出力イネーブ
ル信号（"G"）５２、「スヌーズ（snooze）」・イネー
ブル信号（"ZZ"）５４、及びリフレッシュ・禁止信号
（“RINH"）５６を含む。これらの信号については、後
述する。また、書き込み信号は“ライト信号”とも称す
ると共に、読み出し信号は“リード信号”とも称する。

【００２７】別の実施例では、メモリ・デバイス１０は
V_DD、V_SS、V_DDQ、及びV_SSQを含む付加的な電圧供給入力
ピン（尚、ピンは端子ともいう。以下同様）（図示せ
ず）だけでなく、フロー・スルー（flow through）（"F
T"、図２）入力信号用のピンを含む。

【００２８】コマンド・デコーダ兼タイミング・ジェネ
レータ回路３４は、双方向リフレッシュ・フラグ信
号（"RFLAG"）２２の他に、アクティブ・ロー待機出力
信号（"WAIT"）２４を出力する。これら信号の機能につ
いては、後述する。

【００２９】メモリ・デバイス１０のアーキテクチャ
は、メモリ待ち時間（又は、メモリ応答時間或いはメモ
リ潜在時間：latency）を改善するための、高速なDRAM
アレイ１２とSRAMキャッシュ１４とを結合するEnhanced
Memory Systems, Inc.所有の技術に基づく。このメモ
リ・デバイス１０を、代表的な実施例では、４個のバン
クを持つメモリ・アレイ１２とバンク当たり4.5Kbの行
キャッシュ１４とで内部構成することができる。

【００３０】同様の利点はより高集積度、及びより低集
積度の構成でも達成可能である。このメモリ・デバイス
１０は、ほとんどのランダム・アクセス・バースト・サ
イクルについては、本質的にZBT SRAM同様の性能を示す
が、しばしば、あるバースト（burst）中の初期データ
・ワードに対する応答にはより多くの時間を要してい
る。この理由により、待機信号２４用のピンを標準化さ
れたZBT SRAMインターフェースに付加することにより、
関連したメモリ・デバイス１０のコントローラによっ
て、初期アクセスを提供するときの時間差を上手に処理
させることができる。

【００３１】この発明の好適実施例ではメモリ・デバイ
ス１０は、非同期の信号である出力イネーブル信号G２
２とスリープ信号ZZ５４入力を除いて、クロック信号の
立ち上がり端縁（rising edge）で他の全ての入力及び
出力端子における信号の動作すなわち振る舞いが決まる
同期デバイスである。全ての入力信号は入力クロックの
立ち上がり端縁にセットアップ（setup）され及びホー
ルドされる必要がある。各メモリ・アクセスはADV/LD信
号４６用のピンでの低い論理レベルと、アドレスバス１
６における有効なメモリ・アドレス（VMA信号と称す
る）又はその一部で開始する。メモリ・デバイス１０は
アドレスが、現在キャッシュされているアドレスのう
ち、どのアドレスと一致するかを決定する。一致するア
ドレスがあるならば、メモリ・デバイス１０は何ら待機
状態を付加することなく、読み出しデータ（リード・デ
ータ）を提供する（デリバー：deliver）か、書き込み
データ（ライト・データ）を受け取る。新たなアドレス
又はその一部がキャッシュされていない場合には、メモ
リ・デバイスはZBT SRAMの速度で読み出し又は書き込み
サイクルを提供することができず、一つまたは二つの待
ち状態を付加する必要がある。これらの場合、関連して
設けられているメモリ・コントローラは、メモリ・デバ
イス１０の待機信号２４用のピンをモニタする必要があ
る。メモリ・デバイス１０とZBT SRAMの双方の型を与え
られたデザインでサポートすれば、コントローラの設計
の変更（インターフェースに一本のワイヤの付加のよう
な）は最小限にとどまり、その変更は、比較的単純で容
易であることに留意すべきである。

【００３２】図２は、５１２K×３６の構成と１Ｍ×１
８の構成でのこの発明に関連したメモリ・デバイス１０
のいろいろな実施例での代表的ピン・アウト（pin-out
s）の例を示す。これらピン・アウトの詳細を表１〜表
４に記してある。尚、図２及び表１〜表４中の記号
“#”は、システム中に複数のメモリ・デバイス１０が
含まれているとき、これらのメモリ・デバイスを指定す
るための識別用の番号を示している。

【００３３】

【表１】

【００３４】

【表２】

【００３５】

【表３】

【００３６】尚、図２中、NCは、接続されない状態を示
す。

【００３７】メモリ・デバイス１０は、基本的にはDRAM
をベースとしたメモリ・デバイスである。このメモリデ
バイスは、DRAMのコストと消費電力の利点を有する一
方、従来の ZBT SRAMデバイスを使うよう設計されたシ
ステムに容易に統合することが可能である。メモリ・デ
バイス１０は複数の異なるメモリ構成（例えば１M×1
8、512K×36等を含む）で提供し得る。そして、このメ
モリ・デバイス１０を１００ピンQFP型パッケージ、ZBT
「スーパーセット」ピンアウト形態、或いは、埋め込み
形態の構成でパッケージし得る。ここに開示されている
特定の実施例では、メモリ・デバイス１０は６６MHzの
フロー・スルー・動作モードと133MHzのパイプライン・
動作モードとデータ保持を保証する低消費電力スリープ
・モードを提供することができる。このメモリ・デバイ
スは、使用者が選択可能な複数のデバイスの同期を伴う
マスター／スレーブ・リフレッシュとクリティカルな期
間のリフレッシュ禁止機能を可能とする自動／手動リフ
レッシュ・モードを提供できる。内部で発生された待機
信号２４の出力フラグは簡単なメモリ・コントロールを
可能とする。

【００３８】ここに開示されている特定の実施例では、
メモリ・デバイス１０は、それぞれが4.5Kb SRAMキャッ
シュ１４と関連した４個のメモリ・バンクを含むメモリ
・アレイ１２を有していて、これにより読み出し「ミス
（Miss）」サイクルの早いプリチャージと、読み出し
「ヒット（Hit）」サイクルでの即時のアクセスと、DRA
Mメモリ・アレイ１２の隠れた（ヒドゥン：hidden）リ
フレッシュとカレント・バースト（current bursts）の
背後に、読み出し又は書き込みのミス・アクセス待ち時
間を隠す、等の各処理が可能となる。同期する行アドレ
ス・ストローブ対列アドレス・ストローブ（"RAS-to-CA
S"）遅延、及び同期プリチャージ遅延は、双方ともパイ
プライン・モードでは２クロック分の時間であり、フロ
ー・スルー・モードでは１クロック分の時間である。パ
イプライン・モードでは６クロック分の遅延時間である
が、フロー・スルー・モードでは４クロック分の遅延時
間である同期自動リフレッシュ・サイクル、及びパイプ
ライン・モードでは５クロック分の遅延時間であるが、
フロー・スルー・モードでは３クロック分の遅延時間で
ある同期手動リフレッシュ・サイクルが達成される。速
い内部タグの比較は読み出し「ヒット」サイクルでの
「無待機」（ノウ・ウェイト：No Wait）（または、ゼ
ロ・バス・ターン"ZBT"）アクセスを可能とする。

【００３９】この実施例では、「書き込み転送モード
（ライト・トランスファー・モード：Write transfer M
ode）」の動作のロード戦略（ロード・ストラテジィ
ー：loadstrategy）が行われると共に、全てのDRAMサイ
クルでの自動的なプリチャージが行われる。メモリ・デ
バイス１０は、低性能コントローラの問題解決を簡単に
するために、「常にミス（Always Miss）」オプション
や、デバイス製造時に、所要のモードを形成出来るよう
に選択できるようなフューズ（fuse）・オプションによ
って、選択可能な複数のバースト・シーケンスでの処理
を実行できるようにしてもよい。

【００４０】待機信号２４用のピンはRAS-to-CAS遅延要
求、アクセス衝突（Access Collision）制約（コンスト
レイント：constraints）、リフレッシュ衝突（Refresh
Collision）制約のいずれかに基づいてアクセス遅延が
要求されていることを、合図又は通知（シグナル：sign
al）するために使用される。必要とされるヒット／ミス
または衝突かの決定が行われ、読み出し又は書き込みの
サイクル（Read or Write Cycle）要求に続く時間期間T
ac^wait（デバイス・アクセス待ち時間、すなわち"WAIT"
のためのクロック・アクセス・タイム）の間に、待機信
号２４用のピンがアサート（asserted）される。すなわ
ち、もし信号が“アクティブ・ロー”であるときは、こ
のピンに論理レベル・ローが与えられ、また、もし信号
が“アクティブ・ハイ”であるときは、このピンに論理
レベル・ハイが与えられる。待機信号は、必要なときチ
ップによって発生され、コントローラがストライクしな
ければならない、すなわち、キャンセル（cancel）させ
なければならない（must strike）出力状態である。全
ての読み出し「ミス」（Read Miss）または書き込み
「ミス」（Write Miss）サイクル期間中は、待機状態ア
サーショ（assertion：アクティブ状態にされること）
によって、パイプライン・モードには２サイクル、また
フロー・スルー・モードには１サイクルの固定長のTrcd
遅延（Trcd：行対列遅延時間）が強制される。衝突が起
きる場合には、オープン（open）状態にある、すなわ
ち、アクセス可能な状態にあるDRAMの行のプリチャージ
又は実行中のサイクルの完了を可能にするためには、更
なる遅延を要求してもよい。このような場合、アクセス
要求によって要求されるTrcd遅延に加えて、カレント・
サイクルの完了を可能とするのに必要な遅延を生じさせ
るために、待機信号２４を生じさせなければならない。

【００４１】モード信号ピン（図２）は、動作の自動
（マスター）または手動（スレーブ）リフレッシュ・モ
ードのどちらかの動作モードを選択するためにも使用す
ることができる。RINH信号５６用ピンは自動リフレッシ
ュ・モードでのリフレッシュ・サイクル（Refresh Cycl
e）を禁止するため、または手動リフレッシュ・モード
でのリフレッシュ・サイクルを開始するために使用する
ことが可能である。RINH信号５６はクロック・ハイ・ト
ランジション（clock high transition）に同期する。
リフレッシュ禁止期間の間、禁止されたリフレッシュ・
サイクルは、例えばリフレッシュ・ペンディング・カウ
ンタをインクリメント（increment）させることが可能
である。このカウンタは、その後に、一度禁止期間が経
過したならば、適切な連続したバック・トゥ・バック：
（back-to-back）リフレッシュのシーケンスを開始させ
るために使用される。RFLAG信号２２用出力ピンは一般
的に、自動リフレッシュ・モードにあるデバイスによっ
てのみアサートされる、すなわち、アクティブ状態にさ
れる。手動リフレッシュ・モードのデバイスは、そのRI
NH信号５６用ピンを「マスター」（自動モード）デバイ
スのRFLAG信号２２用ピンに結合させてあり、この出力
ピンがアサートされることにより、マスター・デバイス
に同期されたリフレッシュ・サイクルを開始する。この
同期を得るために、リフレッシュ・サイクルを自動リフ
レッシュ・モードに関しては６クロック（または、フロ
ー・スルー・モードでは４クロック）分の期間に、ま
た、手動リフレッシュ・モード・デバイスに関しては５
クロック（または、フロー・スルー・モードでは３クロ
ック）分の期間に固定することができる。このことと、
リフレッシュ・アドレス・レジスタ、及びリフレッシュ
・ペンディング・カウンタの初期パワー・オン・リセッ
トとが相俟って、RFLAG信号２２によって、一群のデバ
イスにわたって、リフレッシュを同期化することができ
る。

【００４２】リフレッシュ・サイクルを同期化すること
は、この実施例に必要な事項ではないが、この同期化
は、内部リフレッシュのサポートに要する待機ピンのア
サート時間を、最小にすることにより、一個以上のEBT
部品を使用する実施例において、著しく有利となる。リ
フレッシュ動作の同期化が行われなければ、各チップは
恐らくは、それぞれ、異なる時点に待機時間を必要とす
るであろう。従って、１６個のチップからなるシステム
ではこの解決法（ソリューション：solution）で達成さ
れる待機時間の１６倍に達する長いシステム待機時間と
なってしまうであろう。パワー・オン・リセット機能を
導入して、パワー・アップ（power up）時にリフレッシ
ュ・アドレス・レジスタとリフレッシュ・ペンディング
・カウンタをリセットするようにしてもよい。理論的に
は、このパワー・オン・リセットは全てのヒューズ（fu
ses）をポール（poll）し、そして出力を初期には確実
に高インピーダンス（Hi-Z）とし得る。

【００４３】以下に、使用された用語の定義につき説明
する。

【００４４】アクセス衝突（Access Collision）：現在
オープンとなっている（カレント・オープン：currentl
y open）DRAMメモリ・アレイ１２のバンク内の異なる行
へのアクセスを要求するサイクル。アクセス衝突が起き
た場合、時間期間Trp（行プリチャージの時間）、Trc
（バンク・サイクルの時間）及びTrcd（行対列遅延時
間）を確実に満たすのに必要な期間中、待機信号２４
が、アサートされる。メモリ・アレイ１２の別のバンク
へのアクセスは衝突にならず、よって待機信号２４のア
サーション無しでこのアクセスを続けることが可能であ
る。

【００４５】自動リフレッシュ・モード（Automatic Re
fresh Mode）：DRAMメモリ・アレイ１２のリフレシュ・
サイクルを要求時にメモリ・デバイス１０によって開始
させ、かつ、リフレッシュ・サイクルを行うため付加的
命令待ち時間を含ませることによって、命令の実行を必
要時に停止させる（stalled）という、リフレッシュ手
法（メソードロジー：methodology）を選択するモー
ド。メモリ・デバイス１０がこのモードで動作するとき
（モード・ピンの状態により選択される）、RINH信号５
６用ピン（このピンは、ハイ・レベルにアサートされた
ときリフレッシュの実行を禁止する）を使用することに
よりクリティカルなタイミング期間中は、リフレッシュ
を防止出来る。メモリ・アレイ１２は、一旦禁止が解消
されたらデータ保全（データ・インテグリティー：data
integrity）を確実にするために、必要な回数のリフレ
ッシュを実行する。RFLAG信号２２用ピンは、出力ピン
となる。このピンの駆動は、マスターのRFLAG信号２２
の出力によって、手動モードデバイスのRINH信号５６用
ピンが駆動されて、これらの手動モード・デバイスが自
動モード・デバイスに同期されるように、行われる。パ
ワー・アップ（power-up）時には、初期リフレッシュ・
アドレスが全てのメモリ・デバイス１０にセットされ
て、このマスター／スレーブ手段の使用により、並列で
アクセスされる全てのメモリ・デバイス１０の同期動作
を確実なものとする。

【００４６】バースト・シーケンス（Burst Sequenc
e）：読み出し又は書き込みサイクルで使用される予め
決められた列アドレスのシーケンス（この点について
は、後述する）。メモリ・デバイス１０の場合には例え
ば、ヒューズ・オプションにより、バースト・サイクル
を以下の何れかのバースト、すなわち、４サイクル・シ
ーケンシャル・バースト、４サイクル・インタリ−ブド
（interleaved）・バースト（IntelRシーケンス）、８
サイクル・シーケンシャル・バースト、８サイクル・イ
ンタリーブド・バースト、１２８サイクル・シーケンシ
ャル・バースト、又は１２８サイクル・インタリーブド
・バースト、を含む様に選ばれる。

【００４７】キャッシュまたは行キャッシュ（Cache or
Row Cache）：DRAMメモリ・アレイ１２がプリチャージ
またはリフレッシュされている間、DRAMデータを標準様
式で出力に利用できるように、DRAMメモリ・アレイ１２
のビット線（ライン：line）からロード出来る読み出し
可能なSRAMキャッシュ１４、またはレジスタ。

【００４８】デセレクトまたは停止（ストップ）命令
（Deselect or Stop Command）：特定のメモリ・デバイ
ス１０が一つ以上のチップ・イネーブル（"CE"）信号４
４用ピンによってデセレクト、すなわち、ストップ（"S
TOP"）され、かつADV/LD信号４６がクロックの立ち上が
り端縁でロー・レベル（アクティブ・ロー）にある時、
開始される同期命令。デセレクト命令は何れの実行中の
バースト・サイクルを停止させると共に、何れのオープ
ンDRAMページをプリチャージする。この後、メモリ・デ
バイス１０は、読み出し又は書き込み命令が与えられる
かリフレッシュが開始されるまで、デセレクト（スタン
バイ）状態のままである。

【００４９】フロー・スルー・モード（Flow Through M
ode）：命令が名目上２クロックの待ち時間で実行され
るパイプライン・モードに対して、命令とデータが名目
上１クロックの待ち時間でアクセスされるメモリ・デバ
イス１０の動作モード。メモリ・デバイス１０の特定の
実施例では、このモードの選択はフロー・スルー（"F
T"）入力ピンによって制御し得る。

【００５０】ライブ・クロック・エッジ（Live Clock E
dge）：命令、アドレス、及びデータを受け取ることが
出来る何れかのクロックの立ち上がり端縁。ライブ・ク
ロックは、待機出力信号２４用ピンによって、パイプラ
イン・モードでは１クロックの待ち時間、フロー・スル
ー・モードではゼロの待ち時間でフラグ（flag）され
る。

【００５１】ロード(Load)：SRAMキャッシュ１４は何れ
かの「ミス」（読み出し「ミス」、書き込み「ミス」）
サイクルでロードされる。オン・チップで提供される場
合、タグ・レジスタとSRAMキャッシュ１４は双方とも何
れかのロード・サイクルで適切な情報がロードされる。

【００５２】手動リフレッシュ・モード（Manual Refre
sh Mode）：クロック立ち上がり端縁でRINH信号５６の
アサーションにより全てのメモリ・アレイ１２のリフレ
ッシュを明確に要求できるリフレッシュ手法を選択する
モード。メモリ・デバイス１０がこのモードにある場
合、（このモードは、MODEピンの状態により選択され
る）、クロックの立ち上がり端縁でRINH入力信号５６を
アサーションによって特に要求された場合にだけ、リフ
レッシュは実行される。このことは、「マスター」チッ
プによって、又はコントローラによってリフレッシュの
制御を可能にする。

【００５３】パイプライン・モード（Pipeline Mod
e）：フロー・スルー・モードでは命令が名目上１クロ
ックの待ち時間で実行されるのに対し、命令とデータが
名目上２クロックの待ち時間でアクセスされるメモリ・
デバイス１０のモード。メモリ・デバイス１０の特定の
実施例では、このモードの選択を、既に説明したFT入力
ピンの状態によって指示し得る。

【００５４】プリチャージ（Precharge）：メモリ・ア
レイ１２のDRAMの行を閉じて、新しいサイクル用にDRAM
バンクを用意する過程（プロセス：process）。一旦プ
リチャージが始まると、それは止める事はできず、同じ
バンクへの新しいサイクルの開始以前に完了されなけれ
ばならない。一般に、プリチャージは、このプリチャー
ジが別のインタリーブするサイクルによって遅延される
場合以外は、書き込みサイクルでの最後のデータ・イン
に続く最初のクロック・サイクルで開始されると共に、
読み出しサイクルでの待機信号２４の終了に続く最初の
クロックで開始される。

【００５５】読み出し／書き込み 待ち時間（Read/Wri
te Latency）（Trcd）：メモリ・アレイ１２のDRAMサイ
クルの開始時からの必要な付加的な遅延時間。例えば、
この遅延時間は、読み出し「ミス」対読み出し「ヒッ
ト」サイクルに関する待ち時間を長くさせる。この遅延
が要求されることは、待機信号２４用出力ピンを必要に
応じアサーションすることにより、合図すなわち信号化
し得る。

【００５６】読み出しサイクル（Read Cycle）：特定の
メモリ・デバイス１０が選択され、ADV/LD信号４６がア
クティブ・ローであり、読み出し／書き込み（"R/W"）
信号４８がクロックの立ち上がり端縁でアクティブ・ハ
イにある時に開始され、この期間にデータはメモリ・デ
バイス１０から読み出されると共に、出力バス２０の出
力ピンに与えられる同期サイクル。一旦読み出しサイク
ルが開始され、かつ適当な待ち時間が満たされると、読
み出しサイクルがデセレクト命令により終結されるか、
或いはインタリ−ブしている読み出しまたは書き込み命
令によって中断されるまで、新しいデータは、順次のク
ロック立ち上がり端縁毎に取り込まれ（リトリーブ：re
trieve）て、出力へと運ばれ続けられる。読み出しサイ
クルが開始された時に開始（イニシャル：initial）ア
ドレスがメモリ・デバイス１０に提供される。引き続く
読み出しアドレスは、ヒューズ・オプションの状態によ
ってセット可能な予め決められたシーケンスに従って、
メモリ・デバイス１０により内部生成される。好適実施
例におけるアドレス・シーケンスは以下の何れかのバー
ストである。すなわち、４サイクル・シ−ケンシャル・
バースト（アドレスA2は４サイクル後、繰り返したり、
ループすることはない）、４サイクル・インタリーブド
・バースト（IntelRシーケンス）、８サイクル・シーケ
ンシャル・バースト、８サイクル・インタリーブド・バ
ースト、１２８サイクル・シーケンシャル・バースト、
又は１２８サイクル・インタリーブド・バースト。読み
出し「ヒット」（Read Hit）サイクルでは、DRAMメモリ
・アレイ１２にアクセスせず、SRAMキャッシュ１４から
直接データを取り込む。読み出し「ミス」（Read Mis
s）サイクルではDRAMメモリ・アレイ１２にアクセス
し、SRAMキャッシュ１４をロードし、そして、SRAMキャ
ッシュ１４からデータを取り込んでいる間、DRAMメモリ
・アレイ１２をプリチャージする。

【００５７】読み出し「ヒット」（Read Hit）：すでに
SRAMキャッシュ１４にロードされたアドレスに対して実
行される読み出しサイクル。各バンクは、それ自身のキ
ャッシュを有し、従って、それ自身の「ヒット」アドレ
スを有する。オンチップのタグ・レジスタ（図示しない
が、各バンクに一つ有る）は、前述の通りキャッシュ１
４がロードされたときは何時でも、行アドレスでロード
される。そして、アドレス・フィールドの適当な部分が
タグ・レジスタに格納されたものと一致するか、どうか
決定するために、各読み込みサイクル毎にアドレス比較
が実行される。一致が検出された場合には、要求された
データは既にキャッシュ１４にロ−ド済であるとわか
り、この場合には、DRAMメモリ・アレイ１２を活性化さ
せることなく、キャッシュ１４から直接、読み出しサイ
クルを実行する。このことにより、より速い読み出しア
クセスを可能とすると共に、不必要なDRAMサイクルの実
行を回避することが出来る。

【００５８】読み出しミス（Read Miss）：上記のよう
に定義された「ヒット」ではない何れかの読み出しサイ
クル。

【００５９】リフレッシュ（Refresh）：格納されたデ
ータの強度（ストレングス：strength）をリストア（re
store）するための、内部的にセルフ・タイムされたDRA
Mメモリ・アレイ１２のサイクル。この発明の特定の実
施例では、何れか６４msの期間内に、少なくとも4Kのリ
フレッシュ・サイクルが実行（ラン：run）させる必要
がある。ヒューズ、または他の選択可能なオプションを
提供することにより、自動リフレッシュ・モードでのリ
フレッシュ・レートをより速くまたはより遅くできるよ
うにしてもよい。リフレッシュ・サイクルは、メモリ・
デバイス１０が動作するモードに応じて、手動または自
動で開始させることができる。通常動作の間は、リフレ
ッシュを、キャッシュ１４の読み出しアクセス、又はこ
れに替わるメモリ・アレイ１２へのバンク・アクセスの
背後に自動的に隠すことが出来るので、ほとんどのリフ
レッシュ・サイクルがメモリ・デバイス１０の動作に与
えるインパクトは最小である。クリティカルな期間中
は、RINH信号５６用のリフレッシュ禁止ピンを使用する
ことによって、タイミングを保証できる。自動リフレッ
シュと手動リフレッシュ動作モードに関して既に説明し
たように、複数のメモリ・デバイス１０の同期は、、マ
スター／スレーブ・アプローチの手法を使用することに
よって、とることができる。

【００６０】リフレッシュ・アドレス・レジスタ（Refr
esh Address Register）：次にリフレッシュされるべき
行のアドレスを含むようにできるレジスタ。このレジス
タは、電源投入（パワー・アップ：Power-Up）時に初期
化されると共に、リフレッシュが実行される度毎にイン
クリメントされ得る。

【００６１】リフレッシュ・ペンディング・カウンタ
（Refresh Pending Counter）：リフレッシュ禁止期間
中のペンディング・リフレッシュ・サイクルの数をカウ
ントするために使用されるカウンタ。このカウンタもま
たパワー・アップ時に初期化され、リフレッシュが要求
されるがそれがインヒビットされる度にインクリメント
され、かつリフレッシュが実行される度にデクリメント
される（ゼロの場合を除いて）。このカウンタ値は、特
に自動リフレッシュ・モードで動作しているメモリ・デ
バイス１０が、相対的に長いリフレッシュ禁止期間に続
けて適当な「フラリー（"flurry"）」リフレッシュを開
始するために特に役立つ。

【００６２】リフレッシュ衝突（Refresh Collisio
n）：リフレッシュの最中にあるバンクへのアクセスをD
RAMメモリ・アレイ１２に要求する何れかのサイクル。
衝突の場合には、メモリ・アレイ１２のリフレッシュ動
作中に、待機信号２４用ピンをアサートできる。リフレ
ッシュ・サイクルの間、待機信号２４のアサーション無
しで、これに替わるバンクに対するアクセスを行うこと
ができる。

【００６３】クロックの立ち上がり端縁（Rising Edge
of the Clock）：クロック・イネーブル（"CKE"）信号
用ピン４２がアクティブ・ローにある時のクロック（"C
LK"）信号用４０ピンの何れかの立ち上がり端縁（エッ
ジ）。CKEハイ信号４２によってマスクされたクロック
の立ち上がり端縁は、メモリ・デバイス１０により無視
される。そして、デバイスの動き又は振る舞いは、全て
の外部クロック・サイクルについて外部クロックCLK信
号４０がアクティブ・ローにとどまる場合に予想される
動き又は振る舞いに一致すると予想できる。

【００６４】スリープ・モード（Sleep Mode）：全ての
デバイス入力はパワー・ゲートされ（power-gated）（Z
Z信号５４を除く）、メモリ・アレイ１２の全てのDRAM
バンクはプリチャージとセルフ・リフレッシュされ、全
てのバーストは終結され、そして全ての電力発生回路は
電力消散が最小になるようなスタンドバイ・モードに置
かれているモード。スリープ・モードへのエントリ（en
try）又はスリープ・モードからイクジット（exit）、
すなわち、スリープ・モードに対する出入りは、データ
の完全性と適切なメモリ・デバイス１０の動作とを保証
する制御様式で行わなければならない。

【００６５】タグ・レジスタ（Tag Register）：最も最
近ロードされて、すなわち直前にロードされてキャッシ
ュされているDRAMデータのタグ・アドレスを格納する一
式のアドレス・レジスタ（例えば、メモリ・アレイ１２
の各バンクに対し一つ有るレジスタ、図示せず）。これ
らの格納されたアドレス、またはタグは、読み出し又は
書き込みのヒット／ミス状態を決定するためにカレント
・アドレスと比較される。

【００６６】書き込みサイクル（Write Cycle）：メモ
リ・デバイス１０が選択され、ADV/LD信号４６がロー・
レベルにあり、クロックの立ち上がり端縁でR/W信号４
８がロー・レベルであるとき開始される同期サイクル。
このサイクル期間中にデータはメモリ・デバイス１０に
書き込まれ、かつDQバス２０の入力ピンから供給され
る。一旦書き込みサイクルが開始され、かつ適当な待ち
時間が満たされると、書き込みサイクルがデセレクト命
令によって終結されるか、或いはインタリーブする読み
出しまたは書き込み信号によって中断されるまで、順次
のクロックの立ち上がり端縁毎に、データは取り込まれ
てメモリ・アレイ１２に運ばれ続けられる。書き込みサ
イクルが開始されると開始アドレスが、メモリ・デバイ
ス１０に提供される。引き続く書き込みアドレスは、利
用できるオプションの状態によってセットされる予め決
められたシーケンスに従って、メモリ・デバイス１０に
より、内部生成される。代表的な実施例では、これらの
アドレス・シーケンスは以下の何れかであるのバースト
である。すなわち、４サイクル・シ−ケンシャル・バー
スト（A2は４サイクル後、繰り返したり、ループするこ
とはない）、４サイクル・インタリーブド・バースト
（IntelRシーケンス）、８サイクル・シーケンシャル・
バースト、８サイクル・インタリーブド・バースト、１
２８サイクル・シーケンシャル・バースト、又は１２８
サイクル・インタリーブド・バースト。可能な場合は何
時でも、書き込み「ヒット」サイクルは、メモリ・アレ
イ１２のクローズと再オープンと関連したアクセス遅延
を受けることなく、既に開いている（オープン）DRAMペ
ージにデータを直接書き込む。書き込み「ミス」サイク
ルはメモリ・アレイ１２にアクセスし、キャッシュ１４
をロードし、適当なデータをメモリ・アレイ１２に書き
込み、プリチャージがインタリーブする書き込み「ヒッ
ト」サイクルにより遅延されない限りDRAMメモリ・アレ
イ１２をプリチャージする。

【００６７】書き込み ヒット（Write Hit）：前回の書
き込みサイクルから既に開いている（オープンすなわち
アクセスできる）DRAM行に実行される書き込みサイク
ル。書き込み「ヒット」サイクルは、一般に書き込みサ
イクルがもう一つの書き込み要求によって中断される時
にのみ起こる。書き込み「ヒット」は、書き込みが要求
され、かつ、書き込みアドレスが現在オープンとなって
いる書き込み行を指定するタグ「ヒット」アドレスであ
るときに、発生する。すなわち、次の場合起こる。すな
わち、前回の書き込みサイクルのプリチャージに先立
ち、書き込みが要求され（プリチャージに関連して既に
説明した様に）、及び「ヒット」コンパレータ（図示せ
ず）が、この要求が、読み出し「ヒット」に関連して既
に説明した様に、タグ「ヒット」アドレス、従って、現
在オープンすなわち開かれた書き込み行に対するもので
あると検知した時に発生する。書き込み「ヒット」が起
きたとき、開いた行のプリチャージが遅延され、かつ、
行プリチャージに先立ち、書き込み「ヒット」サイクル
が実行される。アドレス比較がタグ「ヒット」の結果と
なった場合でも、一旦行が閉じられていたら（または、
プリチャージ・サイクルが始まってしまったら）書き込
みは「ヒット」にならない点に留意する必要がある。

【００６８】書き込み ミス（Write Miss）：既に定義
された「ヒット」ではない何れかの書き込みサイクル。

【００６９】書き込み転送モード（Write Transfer Mod
e）：キャッシュ１４とタグを書き込みサイクルで上書
き（オーバーライト：overwrite）できるメモリ・デバ
イス１０の取り得る動作モード。ここに開示された実施
例では、メモリ・デバイス１０は書き込み転送モードで
動作する。

【００７０】以下、図３ないし図８を参照して説明す
る。これらの図において、A_0-A₈はアドレス信号、Q₀-Q₈
はデータ出力（DATA OUT）信号、D₃,D₈-D₁₇はデータ入
力(DATA IN）信号、"STOP"はストップすなわちデセレク
トを示す。またCMDはコマンド（Command）を示す。ま
た、Tcyはタイミング期間を示す。

【００７１】先ず、この発明の実施例につき、更に図３
（A）と図3（B）を参照して説明する。図３（A）は、こ
の発明に関連したメモリ・デバイス１０のパイプライン
・動作モードのタイミング図であり、図３（B）はフロ
ー・スルー・動作モードでのタイミング図である。これ
らの図には、アクティブ・ローの「ロード」入力信号４
６（"LD"）、DQバス２０、及びアクティブ・ローの「待
機」出力信号２４、入力同期クロック信号（"CLK"）４
０に対する相対的なタイミングとアクティブ状態とを示
してある。尚、図３（A）及び３（B）中、DQhitは、リ
ード／ライト・ヒット・サイクル期間中のデータ信号及
びDQmissは、リード／ライト・ミス・サイクル期間中の
データ信号を示す。バー付きのWAIT(miss)は、リード／
ライト・ミス・サイクル期間中のアクティブ・ロー・WA
IT信号を示す。

【００７２】次いで、更に図４は、この発明によるメモ
リ・デバイス１０に関する代表的なタイミング図で、デ
バイス・リフレッシュ・タイミングを示している。そし
て、先のタイミング図に関して、留意すべきことは、命
令は何れかの「ライブ」クロック（"Live" clock）でア
サートできるが、これらの命令を、次の表４の明細事項
（スペック：Specification ） のRAS対CAS遅延時間（R
AS to CAS delay time）に従うようにコントローラによ
って抑制（throttled）する必要がある。尚、RASは、ロ
ウ・アドレス・ストローブ（Row Address Strobe）であ
り、CAS（Column Address Strobe）である。「ライブ」
クロックは待機出力信号２４によって規定される。パイ
プライン・動作モードに関しては、待ち時間は１クロッ
ク分の期間である。フロー・スルー・動作モードに関し
ては、待ち時間はゼロである。メモリ・デバイス１０
は、「書き込み転送モード」で動作し、即ちキャッシュ
１４は、書き込み「ヒット」でロードされる。読み出し
（リード：Reads）は、読み出し開始待機信号２４のア
サーションに続く最初のクロックの立ち上がり端縁でプ
リチャージされる。書き込み（ライト：Writes）は、最
後のデータ・インに続く最初のクロックの立ち上がり端
縁でプリチャージされる。手動モードに関しては、リフ
レッシュはCLK信号４０の立ち上がり端縁でアクティブ
・ローのRINH信号５６によって、特別に要求された時に
のみ行われる。自動モードに関しては、リフレッシュは
自己生成されるが、同期RINH信号５６によって禁止する
ことが出来る。「自動／手動」リフレッシュ・モードは
モード・ピンの状態によって決定される。自動モードで
は、RFLAG出力信号２２用ピンは、この信号２２が手動
モードにある他のメモリ・デバイス１０のRINH信号５６
用ピンに送られる様に駆動される。このようにすること
により、マルチ・チップ・アプリケーションでの全ての
リフレッシュ動作を同時に起こすことが可能となる。

【００７３】

【表４】

【００７４】尚、この表４において、Tckは、クロック
・サイクル時間、Tac^dataは、"DATA"のためのクロック
・アクセス時間、Tac^waitは、"WAIT"のためのクロック
・アクセス時間、Tcsは、チップ・イネーブル・セット
・アップ時間(Chip Enable Setup Time)、asは、アドレ
ス・セットアップ時間（Address Setup Time）、dsはデ
ータ・イン・セットアップ時間、Tahは、アドレス・ホ
ールド時間（Address Hold Time）、chは、チップ・イ
ネーブル・ホールド時間(Chip Enable Hold Time)、dh
は、データ・イン・ホールド時間（Data In Hold Tim
e）、Trc^refleshは、リフレシュ動作中のバンク・サイ
クル時間、Izzは、スリープ消費電流（Sleep Current C
onsumption）、Imaxは最大消費電流（Maximum Current
Consumption）である。

【００７５】次に、更に図５（A）と図５（B）を参照し
て説明する。図５（A）は、この発明によるメモリ・デ
バイス１０のパイプライン・動作モードであって、同じ
DRAMメモリで、リフレッシュ中断が無く、全てのサイク
ルが実行される動作の代表的なタイミング図である。図
５（Ｂ）は、図５（A）と同様に動作する従来のZBT SRA
Mのタイミング図である。これらのタイミング図は、各
読み出し又は書き込み命令でページを閉じ、及び新しい
キャッシュ・ロードを要求する更に悪いシナリオのタイ
ミング図である。更に、これらタイミング図から待機ピ
ンの機能がわかる。これらの図に関して、前の図を参照
して説明された信号と同じ信号には、同じ参照番号が付
してあり、最悪なケースのタイミングであることを示す
ために、メモリ・アレイ１２の同じバンクに対して中断
が無く全てのサイクルの実行を行うパイプライン・モー
ドにおいて、動作周波数を１３３MHzと仮定している。

【００７６】次に、図６（A）と図６（B）を参照して説
明する。図６（A）はこの発明によるメモリ・デバイス
１０のフロー・スルー・動作モードでの、同じDRAMメモ
リ・バンクで、リフレッシュ中断が無く、全てのサイク
ルが実行される動作の代表的なタイミング図であり、図
６（B）は、図６（A）と同様に動作する従来ZBT SRAMの
タイミング図である。

【００７７】これらの図に関して、前の図を参照して説
明した信号と同じ信号には、同じ参照番号を付してお
り、最悪なケースのタイミングであることを示すため
に、メモリ・アレイ１２の同じバンクに対してリフレッ
シュ中断が無く再び全てのサイクルの実行を行うフロー
・スルー・モードにおいて、動作周波数を６６MHzと仮
定している。これは、再度フロー・スルー・モードでの
この実施例の最悪な場合の動作を例示している。

【００７８】次に、図７（A）を参照して説明する。図
７（A）は、この発明によるメモリ・デバイス１０の代
表的なタイミング図で、何れかのメモリ・バンクへの読
み出し「ミス」、又はこれに替わるバンクへの書き込み
のタイミングを示している。これらタイミングは異なる
バンクへのアクセス時に待ち時間が減少することを示し
ている。

【００７９】図７（B）は、この発明によるメモリ・デ
バイス１０の更なる代表的なタイミング図で、同一バン
クへの連続した（back-to-back）書き込みのタイミング
を示している。このタイミング図は、同じバンクにおい
て、ページを閉じたり、新たなページを開くために要求
される待ち時間を示している。

【００８０】図８は、この発明によるメモリ・デバイス
１０の代表的なタイミング図で、１２個のクロック・サ
イクルの最悪の場合のリフレッシュ遅延を例示してい
る。このタイミング図は、リフレッシュ・サイクルの待
ち時間のインパクトを示す。

【００８１】上述の説明においては、この発明の原理を
特定のデバイスのレイアウト、機能、及びこれらに関連
した回路との関係で説明したが、単に一例を説明したに
すぎず、この発明の範囲を限定するものではないことは
明確に理解されるべきである。特に、以上の開示が教示
することは、当業者にこれ以外の変更を示唆しているこ
とを認識すべきである。そのような変更は、既にそれ自
体既知である別の特徴を含むことができ、また、それら
を、ここで既に記述された特徴に代わって、又は、それ
に加えて用いることも可能である。この出願では、特許
請求の範囲は複数の特徴の特定の組み合わせとして定式
化されているが、技術的範囲は、明示的にまたは暗示的
に、あるいは一般的または変更として当業者には明らか
である任意の新たなる特徴、任意の新たな特徴の組み合
わせを（任意の請求項で現時点で請求された同じ発明と
関連するか否かにかかわらず、この発明によって直面さ
れた同じ技術的問題の何れかまたは全てを軽減するか否
かに関わらず）含む。従って、出願人は、この出願また
はこれから導かれた別の出願の手続の間に、それらの特
徴及び／又はそれらの特徴の組み合わせを、新たな特許
請求の範囲として定式化する権利を有しているものとす
る。

【図面の簡単な説明】

【図１】 この発明によるエンハンスド・バス・ターン
アランド集積回路メモリ装置の簡略化された機能ブロッ
ク図である。

【図２】 この発明によるメモリ・デバイスのいろいろ
な実施例の５１２K×３６と１M×１８構成での代表的な
ピンアウトを示す図である。

【図３】 （A）はこの発明のメモリ・デバイスのパイ
プライン・動作モードでの動作に関する代表的なタイミ
ング図、（B）はこの発明のメモリ・デバイスのフロー
・スルー・動作モードでの動作に関する対応する代表的
なタイミング図である。

【図４】 この発明のメモリ・デバイスのデバイス・リ
フレッシュ・タイミングを示す代表的なタイミング図で
ある。

【図５】 （A）はこの発明のメモリ・デバイスのパイ
プライン・動作モードにおいてリフレッシュ中断が無
く、しかも同一DRAMメモリ・バンクで全てのサイクルが
実行される動作の代表的なタイミング図、（B）は従来
のZBT SRAMデバイスの、図５（A）に示された類似の方
法での動作に関する対応する代表的なタイミング図であ
る。

【図６】 （A）はこの発明のメモリ・デバイスのフロ
ー・スルー・動作モードにおいてリフレッシュ中断が無
く、しかも同一DRAMメモリ・バンクで全てのサイクルが
実行される動作の代表的なタイミング図、（B）は従来
のZBT SRAMデバイスの、図６（A）に示された類似の方
法での動作に関する対応する代表的なタイミング図であ
る。

【図７】 （A）はこの発明のメモリ・デバイスの何れ
かのメモリ・バンクへの読み込み「ミス」、又はこれに
替わるバンクへの書き込みのタイミングを示す代表的な
タイミング図、(B)はこの発明のメモリ・デバイスの同
一メモリ・バンクへの連続した書き込みのタイミングを
示す別の代表的なタイミング図である。

【図８】 この発明のメモリ・デバイスの最悪な場合の
１２個のクロック・サイクルのリフレッシュ遅延を示す
付加的な代表的なタイミング図である。

【符号の説明】

１０：メモリデバイス １２：メモリ・アレイ １４：SRAMキャッシュ（行（ロウ）・キャッシュ） １６：同期アドレス・バス １８：コントロール・バス ２０：DQ・バス ２２：リフレッシュ・フラグ信号 ２４：アクティブ・ロー待機信号 ２６：アドレス・バッファ ２８：行（ロウ）・デコーダ ３０：列（コラム）・デコーダ ３２：センス増幅器 ３４：コマンド・デコーダ兼タイミング・ジェネレータ
回路 ３６：データ・ラッチ ３８：データI/Oバッファ ４０：同期クロック信号 ４２：アクティブ・ロー・クロック・イネーブル信号 ４４：アクティブ・ロー・チップ・イネーブル信号 ４６：アドレス・アドバンス／アクティブ・ロー・ロー
ド信号 ４８：読み出し／アクティブ・ロー・書き込み信号 ５０：アクティブ・ロー・バイト・イネーブル信号 ５２：アクティブ・ロー・出力イネーブル信号 ５４：スヌーズ・イネーブル信号 ５６：リフレシュ・禁止信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｚ (72)発明者 デビッド・フィッシュ アメリカ合衆国，コロラド州 80919，コ ロラド・スプリングス，クリフ・ポイン ト・サークル・ウエスト 5361 (72)発明者 ブルース・グリーシャバー アメリカ合衆国，コロラド州 80919，コ ロラド・スプリングス，グレイ・イーグ ル・レーン 6565 (72)発明者 ケネス・モブレイ アメリカ合衆国，コロラド州 80908，コ ロラド・スプリングス，レミントン・ロー ド 17070 (72)発明者 マイケル・ピータース アメリカ合衆国，コロラド州 80919，コ ロラド・スプリングス，ブロジェット・ド ライブ 3020

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 前記メモリ装置に関連して該メモリ装置外に設けられた
   コントローラに、少なくとも一つの前記メモリ・アレイ
   がデータ・アクセスに現在使用できない状態にあること
   を知らせる待機信号を出力する待機信号出力端子（ピン
   ともいう。）とを具えることを特徴とする集積回路メモ
   リ装置。
2. 【請求項２】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 少なくとも一つの前記メモリ・アレイにリフレッシュ動
   作を少なくとも自動的に開始させ、及び、リフレッシュ
   禁止信号に応答して、所定の時間期間、当該リフレッシ
   ュ動作を選択的に予防するコマンド・デコーダ兼タイミ
   ング・ジェネレータ回路とを具えることを特徴とする集
   積回路メモリ装置。
3. 【請求項３】 請求項２記載の集積回路メモリ装置にお
   いて、少なくとも一つの前記メモリ・アレイの少なくと
   も一回のリフレシュ動作を前記所定の時間期間に続けて
   開始させるためのリフレシュ・カウンタを具えることを
   特徴とする集積回路メモリ装置。
4. 【請求項４】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 少なくとも一つの前記メモリ・アレイにリフレッシュ動
   作を少なくとも自動的に開始させ、及び、別の集積回路
   メモリ装置との間でリフレッシュ動作の同期をとるため
   に該別の集積回路メモリ装置にリフレッシュ禁止信号を
   与えるように動作をするコマンド・デコーダ兼タイミン
   グ・ジェネレータ回路とを具えることを特徴とする集積
   回路メモリ装置。
5. 【請求項５】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 少なくとも一つの前記メモリ・アレイにリフレッシュ動
   作を少なくとも自動的に開始させ、及び、リフレッシュ
   ・フラグ信号を受信して、該リフレッシュ・フラグ信号
   を別の集積回路メモリ装置に送信することによりリフレ
   ッシュ動作の開始を合図するように動作するコマンド・
   デコーダ兼タイミング・ジェネレータ回路とを具えるこ
   とを特徴とする集積回路メモリ装置。
6. 【請求項６】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 少なくとも一つの前記メモリ・アレイにリフレッシュ動
   作を少なくとも自動的に開始させ、及び、当該リフレッ
   シュ動作を前記メモリ装置と関連して当該メモリ装置外
   に設けられたコントローラによって開始させるモード信
   号を受信するように動作もするコマンド・デコーダ兼タ
   イミング・ジェネレータ回路とを具えることを特徴とす
   る集積回路メモリ装置。
7. 【請求項７】 アドレス・バスとデータ・バスとを有す
   る集積回路メモリ装置において、 アドレス・バス上に送られたアドレスにより選択された
   ダイナミック・ランダム・アクセス・メモリ・アレイの
   メモリ位置に、データ・バス上に送られたデータを書き
   込むために、前記選択されたメモリ位置にアクセスでき
   る少なくとも一つの当該ダイナミック・ランダム・アク
   セス・メモリ・アレイ（以下、単にメモリ・アレイと称
   する）と、 少なくとも一つの該メモリ・アレイに対応付けられて設
   けられ、当該メモリ・アレイから予め読み出されたデー
   タの少なくとも一部を格納し、及び、スタティック・ラ
   ンダム・アクセス・メモリ・キャッシュに対応する前記
   メモリ・アレイのメモリ位置への読み出しアクセスに応
   答して前記予め読み出されたデータを前記データ・バス
   上に送る、少なくとも一つの当該スタティック・ランダ
   ム・アクセス・メモリ・キャッシュと、 少なくとも一つの前記メモリ・アレイにリフレッシュ動
   作を少なくとも自動的に開始させ、及び、外部より供給
   されたチップ・イネーブル信号に応動して少なくとも一
   つの前記メモリ・アレイの少なくとも一部のメモリ位置
   に開いているいずれかのページに対しプリチャージ動作
   を開始するための、コマンド・デコーダ兼タイミング・
   ジェネレータ回路とを具えることを特徴とする集積回路
   メモリ装置。