JPH10312681A - 付随するｓｒａｍキャッシュと内部リフレッシュ制御とを備えたｄｒａｍメモリ・アレイを用いるエンハンス型信号処理ｒａｍデバイス - Google Patents

付随するｓｒａｍキャッシュと内部リフレッシュ制御とを備えたｄｒａｍメモリ・アレイを用いるエンハンス型信号処理ｒａｍデバイス

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JPH10312681A
JPH10312681A JP12333398A JP12333398A JPH10312681A JP H10312681 A JPH10312681 A JP H10312681A JP 12333398 A JP12333398 A JP 12333398A JP 12333398 A JP12333398 A JP 12333398A JP H10312681 A JPH10312681 A JP H10312681A
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JP
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memory
memory device
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array
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JP12333398A
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English (en)
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Michael Alwais
マイケル・オールウェイズ
Kenneth J Mobley
ケネス・ジェイ・モブレー
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Ramtron International Corp
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Ramtron International Corp
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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Abstract

(57)【要約】 【課題】 エンハンス型のデジタル信号処理用のＲＡＭ
デバイスを提供すること。 【解決手段】 メモリ・デバイス（１０）は、パラレル
・アドレス・バス（１６）によってアクセスされる。メ
モリ・デバイス（１０）では、１６のアドレス線（Ａ０
−Ａ１５）を含む。アドレス・バス（１６）は、ＤＲＡ
Ｍアレイ（１２）とＳＲＡＭ（１４）とへのアドレス信
号入力を、メモリ・デコーダ（１８）を介して提供す
る。メモリ・デコーダ（１８）は、入力として、アドレ
ス有効ストローブ入力（ＡＳＴＢ＼）（２０）と、書き
込みイネーブル入力（ＷＥ＼）（２２）と、チップ・イ
ネーブル入力（ＣＥ＼）（２４）と、を含む。

Description

【発明の詳細な説明】
【０００１】
【関連する特許出願のクロスレファレンス】本発明は、
１９９４年１０月６日に出願された米国特許出願第０８
／３１９２８９号と１９９５年６月２日に出願された米
国特許出願第０８／４６０６６５号との主題に関連す
る。これらの米国特許出願は、共に、本出願が譲渡され
ている米国コロラド州コロラド・スプリングズ所在のRa
mtron International Corporationの子会社であるEnhan
ced Memory Systems, Inc.に譲渡されており、そこで開
示されているものは、この出願において援用する。
【０００２】
【発明の属する技術分野】本発明は、一般には、集積回
路（ＩＣ）メモリ・デバイスの分野に関する。更に詳し
くは、本発明は、高度に集積化されたエンハンス型信号
処理ランダム・アクセス・メモリＩＣデバイスであっ
て、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）である主メモリを、産業標準であるＳＲＡＭのＩ
Ｃピンアウト（出力ピン）において供給され得るスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）であ
るキャッシュ及びオンチップ・リフレッシュ制御機能と
共に用いるＩＣデバイスに関する。
【０００３】
【従来の技術】デジタル信号処理（ＤＳＰ）とは、デジ
タル的に実行されるアナログ信号処理や、オフ・ライン
で実行される処理に対してリアルタイムでの信号処理を
指す言葉である。いずれの場合にも、ＤＳＰは、計算に
関して高度に集中した形態の信号処理であって、多数の
算術演算を非常に高速に実行しなければならない。結果
的に、高スループットの処理を行うために、ＤＳＰメモ
リ素子の選択及び構成に関しては、多くのユニークな考
慮がなされることになる。その中には、個別的なメモリ
・デバイスが存在するし、又は、ＤＳＰ素子によってア
ドレシングされなければならない「チップ」は、全体の
システム速度に一致しなければならなかったり、又は、
データ処理の「ボトルネック」を構成する。
【０００４】
【発明が解決しようとする課題】この要求は、部分的に
は、高速のＳＲＡＭデバイスに対する要求を生じさせ、
開発の原因となった。しかし、ＳＲＡＭデバイスのメモ
リ・セル構成は、ほとんどのＤＲＡＭでは単一トランジ
スタ／単一キャパシタ・セルと異なり、セル当たり４又
は６個のトランジスタのレイアウトを要求するので、オ
ン・チップのダイ面積の要求の点で本来的により多くの
コストを要し、従来のＤＲＡＭデバイスの有する比較的
大きな集積密度を提供することができない。コストと速
度との間のトレードオフを提供することを試みて、ＤＳ
Ｐシステムの設計者たちは、ＳＲＡＭデバイスとＤＲＡ
Ｍデバイスとの組合せを多くの場合に用いるが、そこで
は、ＳＲＡＭデバイスはデバイスのアクセス時間がスル
ープットの制約条件に含まれるプログラム・メモリに用
い、ＤＲＡＭデバイスをデータをパイプライン処理でき
るアプリケーションにおけるデータ・メモリとして用い
ている。
【０００５】
【課題を解決するための手段】本発明は、ＳＲＡＭキャ
ッシュと共に集積された高密度のＤＲＡＭコア・メモリ
・アレイを用いるメモリ・デバイスと、産業標準のＳＲ
ＡＭメモリ・デバイスとピン互換である集積回路パッケ
ージにおいて提供され得る内部リフレッシュ制御機能と
を提供する。本発明によるメモリ・デバイスは、特にＤ
ＳＰプロセッサと共に用いられる高速メモリ・アクセス
・デバイスを提供するが、その性能は、ＳＲＡＭメモリ
・デバイスと同等であるが、著しく小型のダイ・サイズ
しか必要とせず、それにより、ダイ面積当たりでより大
きなメモリ容量が得られる。このデバイスの内部リフレ
ッシュ機能によると、ＤＲＡＭメモリ・アレイに対する
リフレッシュ動作のすべてが、デバイス・ユーザにとっ
て透過的に生じるようになり、また、リフレッシュ動作
が実行されているときには関連するコントローラに警告
する制御信号が提供されるようになる。
【０００６】この出願では、ＤＲＡＭメモリ・アレイを
組み入れたメモリ・デバイスのリフレッシュ制御技術で
あって、メモリ・デバイスへの外部入力がその第１の状
態にあるときにはメモリ・アレイを周期的にリフレッシ
ュするステップと、メモリ・アレイを周期的にリフレッ
シュする前記ステップの間は、所定の時間周期の間、メ
モリ・デバイスへの少なくとも１つのタイプのアクセス
を遅延させるステップと、前記遅延させるステップに応
答してメモリ・デバイスの外部出力上で待機信号をアサ
ートするステップと、を含む技術が特に開示されてい
る。より特定の実施例では、このリフレッシュ制御方法
は、メモリ・デバイスへの外部入力がその第２の逆の状
態にあるときにはメモリ・アレイを周期的にリフレッシ
ュする前記ステップを中断するステップと、所定の数の
リフレッシュ動作が中断されるまで、メモリ・アレイを
周期的にリフレッシュする前記ステップの停止を維持す
るステップと、所定の数の中断されたリフレッシュ動作
に到達した場合にはメモリ・アレイへのリフレッシュ動
作を実行するステップと、を更に含む。
【０００７】更に、集積回路メモリ・デバイスであっ
て、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）アレイと、前記メモリ・アレイに結合されてお
り、そこから１つのローのデータを受け取るスタティッ
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）キャッシ
ュと、前記メモリ・アレイと前記メモリ・キャッシュと
に結合されたメモリ・デコーダと、を含む。入力／出力
制御回路が、前記メモリ・アレイと前記メモリ・キャッ
シュとに結合され、外部アドレス・バスが、前記メモリ
・デコーダに結合されており、前記メモリ・アレイと前
記メモリ・キャッシュとにアクセスする。外部データ・
バスが、前記入力／出力制御回路に双方向的に結合され
ており、前記メモリ・デコーダによって決定される位置
において前記メモリ・アレイに書き込まれるデータを受
け取り、前記メモリ・キャッシュから読み出されるデー
タを提供し、外部アドレス有効ストローブ入力が、前記
メモリ・デコーダに結合されており、前記外部アドレス
・バス上のアドレス信号が有効であることを示す。
【０００８】
【発明の実施の形態】図１を参照すると、本発明による
集積されたエンハンス型の信号処理ランダム・アクセス
・メモリ・デバイス１０が、示されている。メモリ・デ
バイス１０は、関係のある部分においては、ＤＲＡＭメ
モリの１又は複数のバンクを含むＤＲＡＭアレイ１２
と、ＳＲＡＭメモリの対応する１又は複数のバンクを含
む関連するＳＲＡＭキャッシュ１４と、を含む。
【０００９】メモリ・デバイス１０は、パラレル・アド
レス・バス１６によってアクセスされるが、図解されて
いる例示的な１Ｍｂ（６４Ｋｘ１６）のデバイスでは、
１６のアドレス線Ａ0−Ａ15を含む。アドレス・バス１
６は、ＤＲＡＭアレイ１２とＳＲＡＭ１４とへのアドレ
ス信号入力を、メモリ・デコーダ１８を介して提供す
る。メモリ・デコーダ１８は、入力として、後でより詳
細に説明するが、アドレス有効ストローブ入力（ＡＳＴ
Ｂ＼）２０と、書き込みイネーブル入力（ＷＥ＼）２２
と、チップ・イネーブル入力（ＣＥ＼）２４と、を含
む。
【００１０】待機状態発生器２８は、メモリ・デコーダ
１８の追加的な出力に結合され、メモリ・デバイス１０
の出力３０上に「待機」出力信号を提供する。出力イネ
ーブル入力（ＯＥ＼）３２は、また、ＤＲＡＭアレイ１
２とＳＲＡＭアレイ１４とに内部データ・バスを介して
双方向的に結合されている入力／出力（Ｉ／Ｏ）制御ブ
ロック３４への入力のために、メモリ・デバイス１０に
も供給され、それによって、双方向データ・バス３６を
介して、データを、メモリ・デバイス１０から読み出し
たりそこに書き込んだりすることができる。図解されて
いる実施例では、データ・バス３６は、１６のＩ／Ｏピ
ンＤＱ０からＤＱ１５を含む。
【００１１】次に図２を参照すると、図１のメモリ・デ
バイス１０は、例示的な産業標準である６４Ｋｘ１６の
ＳＲＡＭピンアウトとして、図解されている。メモリ・
デバイス１０は、示されているように、４４ピンのＴＳ
ＯＰ又はＳＯＪパッケージを含む任意のピンアウト又は
パッケージ構成の中に封止されている。任意のタイプの
パッケージ（すなわち、ＤＩＰ、ＺＩＰ、ＰＬＣＣ、Ｐ
ＱＦＰ、ＳＯＪ、ＴＳＯＰ、ＳＯＩＣ、ＳＩＭＭなど）
の中の任意の数の産業標準のＳＲＡＭピンアウト（すな
わち、２０、２２、２４、２８、３２、３６、４４、５
０、５２、６４、６８など）を用いることができる。こ
の図に関しては、図１に関して既に説明した入力、出力
及びＩ／Ｏピンは、同じ参照番号が付されており、上述
の説明がやはり妥当する。メモリ・デバイス１０は、次
のものに対応する追加的なピンを有するように示されて
いる。すなわち、メモリ・デバイス１０を内部的にパワ
ー・ダウンさせるスリープ入力４２と、データ・バス上
の上位及び下位の８ビットのデータに関してＣＥ＼入力
２４と同様の機能を有する上位バイト・イネーブル入力
（ＵＢ＼）４４及び下位バイト・イネーブル入力（ＬＢ
＼）と、メモリ・デバイス１０に動作電力を提供する電
源（ＶＤＤ）４８及びグランド（ＧＮＤ）５０と、であ
る。これらすべてについて、後に、より詳細な説明を与
える。
【００１２】次に図３を参照すると、図１及び図２のメ
モリ・デバイス１０のより詳細な機能ブロック図が示さ
れている。先の２つの図と共に説明されたものに対応す
る構造には、同じ参照番号が付してあり、既に行った説
明が妥当する。メモリ・デバイス１０は、好適実施例に
おいてはモノリシックな集積回路から成るが、示されて
いるように、アレイ１２Ａ及び１２Ｂを含むＤＲＡＭの
２以上のバンクと、対応するキャッシュ１４Ａ及び１４
Ｂを含むＳＲＡＭの２以上のバンクと、を組み入れてい
る。
【００１３】更に詳細には、メモリ・デコーダ１８（図
１）は、アドレス・デマルチプレクサ６０と、別個のコ
ラム及びロー・アドレス・ラッチ６２及び６４と、を含
むように示されている。アドレス・デマルチプレクサ６
０とコラム及びロー・アドレス・ラッチ６２及び６４と
は、データが書き込まれる又はそこからデータが読み出
されるＤＲＡＭアレイ１２Ａ及び１２Ｂ内の位置を、ア
ドレス・バス１６上の信号によって決定されるものとし
てＤＲＡＭアレイ１２Ａ及び１２Ｂからロードされるよ
うに関連するＳＲＡＭキャッシュ１４Ａ及び１４Ｂか
ら、導くように機能する。
【００１４】ロー・コンパレータ６６が、ロー・アドレ
ス・ラッチの出力と、１対の最終（直前）ロー読み出し
レジスタ７０、７２（又は、ＤＲＡＭアレイ１２Ａ及び
１２ＢとＳＲＡＭキャッシュ１４Ａ及び１４Ｂとのバン
クの数に対応する任意の他の数のレジスタ）とに、結合
される。最終ロー読み出しレジスタ７０、７２は、ＳＲ
ＡＭキャッシュ１４Ａ及び１４Ｂを含むＳＲＡＭメモリ
内に現在維持されているデータのロー・アドレスを維持
するように機能する。
【００１５】対応するＳＲＡＭキャッシュ１４Ａ及び１
４Ｂ内に現在維持されているデータへのアクセスが求め
られている（キャッシュ・ヒット）とアドレス・バスが
示し、動作が「読み出し」である場合には、ロー・アド
レス・ラッチ６４の制御の下に、２から１のセレクタ
（1 of 2 selector）７４によって適切なバンクが選択
され、データ・バス３６上への出力のために、データ・
ラッチ７６の中にラッチされる。ＳＲＡＭキャッシュ１
４Ａ及び１４Ｂの中の適切なものの内容がいったん読み
出されると、関連するＤＲＡＭアレイ１２Ａ及び１２Ｂ
が、次のローを、ＳＲＡＭキャッシュ１４にロードす
る。意図した読み出しアクセスがキャッシュ・ミスであ
る場合には、ＤＲＡＭアレイ１２Ａ及び１２Ｂの適切な
ローからＳＲＡＭキャッシュ１４Ａ及び１４Ｂにデータ
が読み出され、それ以降のすべての読み出しは、ＳＲＡ
Ｍキャッシュ１４Ａ及び１４Ｂからとなる。アクセスが
キャッシュ・ヒットへの書き込み動作である場合には、
データ・バス３６上のデータは、ＤＲＡＭアレイ１２Ａ
及び１２ＢとＳＲＡＭキャッシュ１４Ａ及び１４Ｂとの
両方に書き込まれる。アクセスがキャッシュ・ミスであ
る場合には、データは、ＤＲＡＭアレイ１２Ａ及び１２
Ｂだけに書き込まれる。要約すると、最終ロー（last r
ow）読み出しレジスタ７０、７２の中の適切なものによ
って示されるようにキャッシュ・ヒットの場合には、す
べての読み出しはＳＲＡＭキャッシュ１４Ａ及び１４Ｂ
からであり、すべての書き込みはＤＲＡＭアレイ１２Ａ
及び１２Ｂに行われ、ＳＲＡＭキャッシュ１４Ａ及び１
４Ｂへのライト・スルー（write-through）を伴う。
【００１６】上述したメモリ・デバイス１０の実施例
は、費用効率のよい１Ｍｂピン互換ＳＲＡＭと同等の集
積回路を提供するが、これは、ＤＳＰ及びそれ以外の構
成のシステムと共に用いる場合に特に有用であり、低コ
スト・メモリにＤＲＡＭを用い高性能を求めて高価なＳ
ＲＡＭを用いてきたシステム設計者の選択肢を広げる。
メモリ・デバイス１０は、これらの別個の技術を融合
し、効率的な１０ｎＳのアクセス時間を有する費用効率
のよいメモリを生じさせる。異なるメモリ技術とロジッ
クとの適切な量を組み合わせることによって、厳密なメ
モリの分類に注意を払うことなく高性能システムを達成
するというメモリの課題を解決する際に特に有用であ
る。
【００１７】メモリ・デバイス１０は、アドレス・スト
ローブと待機信号とに配分された未使用のピンと共に、
標準的なＳＲＡＭピン出力を提供する。アドレス・スト
ローブ入力によって、メモリ・デバイス１０が、ＴＭＳ
３２０（米国テキサス州ダラスのテキサス・インスツル
メント社から入手可能）及びそれ以外のプロセッサとイ
ンターフェースして、最適なタイミングに、グルーレス
（glueless）なインターフェースを提供することが可能
になる。待機信号は、メモリ・デバイス１０が高速シス
テムへのゼロ待機状態動作を提供することができないこ
とを示し、典型的には、あるプロセッサの準備完了入力
（ready input）に接続される。
【００１８】既に述べたように、メモリ・デバイス１０
は、デジタル信号処理やそれ以外の高性能の応用例のた
めに、費用効率がよく高性能のメモリを提供する。これ
らの目的は、高速のＤＲＡＭアレイ１２（１又は複数の
バンクに分割されている）をバルク・メモリとして用
い、超高速のＳＲＡＭキャッシュ１４（やはり、１又は
複数のキャッシュ線に分割されている）を、使用されて
いるメモリ領域に動的に配分することによって、達成さ
れる。
【００１９】メモリ・デバイス１０は、多重化されてい
ないＳＲＡＭライクなアドレシング方式を提供する。コ
アのＤＲＡＭメモリ・アレイ１２はＤＲＡＭから構成さ
れているので、ランダムな読み出し動作が、ＤＲＡＭア
レイ１２にアクセスする。１ＫビットのＤＲＡＭロー全
体は、自動的に超高速のＳＲＡＭキャッシュにロードさ
れる。６４ワード・アドレス領域のＤＲＡＭの中に入る
後続のアクセスは、高速でＳＲＡＭにおいてなされる。
これらのアドレスは、ページ内（in-page）アクセスと
称される。ページ内ではないアクセスは、ＤＲＡＭアク
セスを生じさせ、新たなローがＳＲＡＭの中にロードさ
れる。ページ内アクセスは、ゼロ待機状態動作に対して
は、１０ｎＳで実行され、待機出力３０上の待機信号
は、アサートされない。ページ外（out-of-page）であ
りＤＲＡＭアレイ１２のアクセスを生じさせるアクセス
は、待機出力３０上の待機信号を介して待機状態を生じ
させる。この方式は、読み出しと書き込みとに等しく適
用される。
【００２０】データは基本的にブロックで生じるという
想定に基づくと、メモリ・デバイス１０は、ほとんどの
アクセスを１０ｎＳで実行する。しかし、実際の性能レ
ベルは、応用例と、ブロックで生じるデータのパーセン
テージとに左右される。コアのメモリ・アレイは、ＤＲ
ＡＭであるから、リフレッシュが必要であり、オンチッ
プのロジックがこの機能を監視する。ＤＲＡＭのリフレ
ッシュ動作の間にページ外アクセスが生じる場合には、
待機出力３０上の待機信号がアサートされる。リフレッ
シュ・ロジックは、ページ・アクセスが行われている間
にリフレッシュを実行することによって、生じる遅延を
最小化するように最適化されている。
【００２１】図３のブロック図は、２つのＳＲＡＭキャ
ッシュ１４Ａ及び１４Ｂを含むメモリ・デバイス１０の
構成要素を図解している。この方式により、ランダムな
ページ外アクセスの蓋然性が上昇し、また、ＳＲＡＭア
クセスのインテリジェントな計画が可能になる。更に図
４Ａ及び図４Ｂを参照すると、既に参照した図のメモリ
・デバイス１０に対するアドレス復号動作が示されてい
る。多くのシステムでは、メモリは、高速である（ＳＲ
ＡＭ）か低速である（ＤＲＡＭ）かのどちらかであり、
後者の低速のメモリが、常に、待機状態を挿入する。高
速のメモリが待機状態を挿入することは、決してない。
メモリ・デバイス１０を用いているときには、メモリ
は、アドレスに基づいて、高速と低速との間を変化す
る。更に、アドレス・マップは固定されておらず、高速
メモリはあるアドレスにあり、低速メモリは別のアドレ
スにある。実際に、メモリは、メモリ・マップのほとん
ど全体に亘って、高速であり得る。この理由により、適
切なアドレス復号は、メモリ・デバイス１０の機能の中
で、重要な側面である。様々なメモリ技術を組み合わせ
てシームレスな解決を得るには、メモリがアドレス空間
を知っており、アドレスに基づいてアクセスを管理する
ことが必要である。
【００２２】メモリ・デバイス１０は、アドレスをモニ
タし、ＤＲＡＭアレイ１２へのアクセスが要求されてい
るのかＳＲＡＭ１４へのアクセスが要求されているのか
を判断する。それぞれのアドレスは、構成要素であるロ
ー及びコラム部分に分けられ、内部的にラッチされる。
アドレス・バス１６の下位の６つのアドレス線Ａ0−Ａ5
は、コラム・アドレスである。これらは、用いられるＳ
ＲＡＭの位置を指定して、ＤＲＡＭアレイ１２のコラム
に対応する。アドレス・バス１６の上位の１０のアドレ
ス線Ａ6−Ａ16は、ロー・アドレスである。これらは、
アクセスされＳＲＡＭキャッシュ１４の中にロードされ
るＤＲＡＭアレイ１２を指定する。ＤＲＡＭアレイ１２
は２つのバンク（１２Ａ及び１２Ｂ）に分けられている
ので、アドレスＡ６もまた、ＤＲＡＭバンクの選択であ
る。それぞれのＤＲＡＭバンク（１２Ａ又は１２Ｂ）
は、関連するＳＲＡＭキャッシュ（１４Ａ及び１４Ｂ）
を有するので、Ａ６は、これら２つの６４ｘ１６ＳＲＡ
Ｍキャッシュ１４Ａ又は１４Ｂのどちらが用いられるか
を選択する。
【００２３】それぞれのバンクのロー・アドレスは、最
終（直前）のローの読み出し保持レジスタ７０、７２
（それぞれのバンクに１つ）と比較される。上位の１０
ビットのアドレスであるロー・アドレスが前のアクセス
と同じである場合には、アクセスは、ＳＲＡＭキャッシ
ュ１４Ａ又は１４Ｂにおいて高速で実行される。ロー・
アドレスが変更した場合には、ＤＲＡＭアレイ１２Ａ又
は１２Ｂがアクセスされ、対応するＳＲＡＭキャッシュ
１４Ａ又は１４Ｂの中にロードされる。
【００２４】ＳＲＡＭキャッシュ１４Ａ及び１４Ｂの２
つのバンクは、組み合わせて１つのより大きなバンクを
作成することができる。あるローへの最初のアクセスに
よって、そのローは、ＳＲＡＭキャッシュ１４の中にロ
ードされ、Ａ6＝０としてあるアクセスが実行され、次
にＡ6＝１としてあるアクセスがなされる場合には、１
２８ｘ１６の隣接するバンクのＳＲＡＭキャッシュが、
Ａ0−Ａ6のアドレスを用いて存在する。これによって、
ＤＳＰのアプリケーションに対する高速作業空間が生じ
る。
【００２５】標準的なＳＲＡＭデバイスとは異なり、ア
ドレスは、ラッチされ、処理される。高速のアクセスを
提供するためには、メモリは、アドレスが有効であるこ
とを知っていなければならない。ＡＳＴＢ＼アドレス・
ストローブ入力２０信号が、この情報を提供する。最小
のロジック的な解決を得るために、メモリ・デバイス１
０の２つの例示的な実施例が考えられ、示されている。
【００２６】図４Ａに示されたタイミングを有する第１
の実施例では、ホスト・プロセッサは、アドレス有効ス
トローブを発生しない。この場合には、ＡＳＴＢ＼入力
２０信号は、プロセッサ・クロックから得られる。クロ
ック・エッジの後でアドレスは有効であるから、信号
は、クロック周波数に比例して内部的に遅延される。こ
のバージョンは、テキサス・インスツルメント社から入
手できるＴＭＳ３２０Ｃ３Ｘ及びＴＭＳ３２０Ｃ５Ｘシ
リーズのＤＳＰと直接的にインターフェースする。
【００２７】その動作が図４Ｂに示されている他のバー
ジョンでは、真のアドレス有効信号がプロセッサ又はシ
ステムによってＡＳＴＢ＼入力２０に提供され、遅延な
く、メモリ・デバイス１０によって用いられる。この図
面は、アドレス有効ストローブの使用を図解している。
【００２８】次に図５を参照すると、例示的な読み出し
アクセス動作が示されている。既に述べたように、メモ
リ・デバイス１０は、１０ｎＳのページ内アクセス時間
を提供する。しかし、それぞれのメモリ・サイクルに対
する実際のシステム・タイミングは、サイクルのタイプ
に依存する。後で表１に示されているように、サイクル
には、４つの基本的なタイプがある。それぞれのタイミ
ングもまた、それに先行するサイクルに依存する。
【００２９】第１の規準は、アクセスがページ内である
かページ外であるかである。ページ内アクセスとは、現
在のロー・アドレス（Ａ6−Ａ15）が最終のロー読み出
し（ＳＲＡＭキャッシュ１４Ａ又は１４Ｂの２つのバン
クの内の一方）に対応するものである。これは、メモリ
が高速アクセスのためにＳＲＡＭにおいて入手可能であ
ることを意味する。一般的には、高速アクセスには、ゼ
ロ待機状態動作が関連し、ページ外アクセスは、待機状
態を要求する。第２の規準は、アクセスが読み出しであ
るか書き込みであるかである。
【００３０】代表的なＤＳＰアプリケーションに基づ
き、メモリ・タイミングは、データがブロックで生じる
ページ内アクセスのために最適化される。それぞれの動
作のタイミングを、次に説明する。
【００３１】ページ内読み出し動作に対しては、アドレ
ス線Ａ6−Ａ15が、最終のロー読み出しレジスタ７０、
７２と比較される。これらが一致する場合には、要求さ
れたアドレスは、Ａ5−Ａ0の状態とは関係なく、ＳＲＡ
Ｍキャッシュ１４Ａ又は１４Ｂに現に存在している。こ
れは、ページ内アクセスと称される。ページ内アドレス
への読み出しアクセスは、１０ｎＳで実行され得る。１
つのページは６４ワードを含んでいるので、いったんロ
ーがロードされると、それぞれ１０ｎＳの間に、６４程
度の連続的な読み出しを実行することが可能である。
【００３２】ページ外読み出し動作においては、システ
ムが新たなロー・アドレス（上位の１０ビットのアドレ
ス）を有するランダムな読み出しアクセスを発生する度
に、ページ外読み出しが実行される。ページ外読み出し
には、ＤＲＡＭアレイ１２Ａ及び１２Ｂへのアクセスが
含まれる。ローの全体は、対応するＳＲＡＭキャッシュ
１４Ａ又は１４Ｂに中にロードされる。ＤＲＡＭアレイ
１２がアクセスされるので、第１のアクセスは、余分な
時間を必要とする。従って、待機出力３０上の待機信号
は、データがＳＲＡＭキャッシュ１４の中にロードさ
れ、高速アクセスが可能になるまで、アサートされる。
この活動によって発生される待機の数は、実際のプロセ
ッサ・バス速度に依存する。
【００３３】典型的なシナリオでは、システムは、１回
のページ外読み出しを実行し、それに続いて、７回のペ
ージ内読み出しを実行する。１ページは、６４ワードの
高速作業領域と考えられる。
【００３４】図３は、ＴＭＳ３２０Ｃ３ｘ又はＴＭＳ３
２０Ｃ５ｘのホスト・プロセッサを用いて、ページ外と
ページ内との両方に対する読み出しアクセスを図解して
いる。詳細なタイミングは、以下でより詳細に述べるこ
とにする。
【００３５】ページ内書き込み動作では、読み出しと同
様に、上位の１０のアドレス線が前のアクセスと同じで
あるときに、アクセスが生じる。メモリ・デバイス１０
はページ内アクセスに関しては最適化されているので、
ページ内書き込みは、１０ｎＳで生じる。ＳＲＡＭキャ
ッシュ１４とＤＲＡＭアレイ１２との両方が、同じサイ
クルを用いて、書き込まれる。このようにして、読み出
し・修正・書き込みの動作が行われる。
【００３６】ページ外読み出しと同様に、書き込み動作
は、ＤＲＡＭページを開くことを必要とする。この動作
は、開いたアレイにアクセスするよりも長い時間を要す
る。従って、書き込みアクセスによって、待機信号が、
待機出力３０上で要求されることになる。
【００３７】以上の説明では、タイミング関係は、一般
的な用語で説明されており、上述した４つのタイプのサ
イクルは、異なるアクセス時間とサイクル時間とを有す
る。更に重要なことであるが、あるタイプのサイクル
は、他の間に生じ得る。例えば、ページ内読み出しは、
ページ外読み出しサイクルの間に生じ得る。ページ外読
み出しは５０ｎＳのサイクル時間を有し得るが、新たな
ページ内読み出しは、ｐｒがサイクルの中に３０ｎＳ入
り込んで実行されることがある。従って、アクセス時間
を理解するためには、前のサイクルも考慮しなければな
らない。表１は、様々な組合せのシステム・タイミング
を図解している。タイミングの概念は、１０ｎＳのアク
セスを仮定しており、サイクル時間が標準的であること
に注意すべきである。従って、この表では３つのサイク
ルを特定しているが、これは、与えられたプロセッサに
対するただ１つのバス・サイクルである３０ｎＳを意味
する。確かに、システムが１０ｎＳよりも低速で動作し
ている場合には、待機状態の数は、これよりも低くな
る。
【００３８】
【表１】
【００３９】この表で、＊は、ページ外アクセスの前に
２回の連続したページ内アクセスが生じたことをタイミ
ングが想定していることを、示している。
【００４０】また、◇は、タイミングが早い／遅れた書
き込み信号と共に変動することを示している。遅れた書
き込みが生じる場合には、前のサイクルが書き込みでな
いならば、書き込みサイクルを検出するのに余分の時間
が必要になる。
【００４１】待機状態は、ＤＲＡＭアレイ１２タイミン
グの結果である。一般に、ＳＲＡＭキャッシュ１４のア
クセスは、ＤＲＡＭアレイ１２が既に閉じているが開か
なければならないときに生じる。５サイクル・アクセス
は、新たなＤＲＡＭページを開く前に、ＤＲＡＭページ
を閉じなければならないときに生じる。６サイクル・ア
クセスは、バック・ツゥ・バックの書き込み動作の場合
にＤＲＡＭページが開いたままに保持されているので、
生じ得る。これによって、書き込みの後のページ内書き
込みに対する１サイクル・アクセスが達成される。
【００４２】すべてのＤＲＡＭアレイ１２の特徴（aspe
cts）は、ユーザによって透過的である。その結果とし
て、単純に、待機状態が発生して異なるアドレス・シー
ケンスを与える。また、示されているサイクルの数は、
１０ｎＳのサイクルを反映していることに注意すべきで
ある。より低速のプロセッサは、より少数の待機状態を
受け取る。
【００４３】タイミングの流れを図解するために、次の
表２のアクセス・シーケンスは、以後のサイクルへの先
行するサイクルの影響を示す。
【００４４】
【表２】
【００４５】表２では、Ｓはスタンバイ、ＲＨはページ
内読み出し、ＲＭはページ外読み出し、ＷＨはページ内
書き込み、ＷＭはページ外書き込みをそれぞれ意味す
る。
【００４６】ＤＲＡＭメモリ・デバイスと同様に、１Ｍ
ｂのＤＲＡＭアレイ１２は、リフレッシュされる必要が
あり、メモリ・デバイス１０は、それ自身のリフレッシ
ュ活動を監視する。リフレッシュ・コントローラを理解
することによって、これらのリフレッシュを、アクセス
時間に影響を与えないように隠すことができる。図６の
論理流れ図は、リフレッシュ・コントローラが用いるア
ルゴリズムを図解している。
【００４７】次に図６を参照すると、リフレッシュ・プ
ロセス１００は、メモリ・デバイス１０へのＣＥ＼入力
２４がアクティブであるかどうかを判断する判断ステッ
プ１０２において開始する。アクティブである場合に
は、内部リフレッシュ遅延カウンタが、インクリメント
される。ＣＥ＼信号がアサートされていない場合には、
プロセス１００は、ステップ１０６に進み、リフレッシ
ュ・アドレスをインクリメントし、更に、ステップ１０
８に進んでＤＲＡＭアレイ１２における適切なローをリ
フレッシュする。次に、ステップ１１０において、リフ
レッシュ遅延カウンタはデクリメントされ、任意のペー
ジ外動作が、ステップ１１２において完了するまで遅延
される。
【００４８】ステップ１０４又はステップ１１２のどち
らかから、プロセス１００は、判断ステップ１１４に進
み、リフレッシュ遅延カウンタがゼロかどうかを判断す
る。ゼロである場合には、ステップ１１６において、リ
フレッシュ間隔の間、待機状態に入り、プロセスは、判
断ステップ１０２に戻る。他方で、リフレッシュ遅延カ
ウンタがゼロでない場合には、判断ステップ１１８にお
いて、リフレッシュ遅延カウンタが、１２８に等しいか
どうかがテストされる。１２８に等しい場合には、プロ
セスはステップ１０６に戻る。そうでなければ、判断ス
テップ１０２に戻る。
【００４９】動作においては、およそ１２５ｕＳ毎に、
リフレッシュ・コントローラは、リフレッシュを実行す
ることを試みる。メモリ・デバイス１０がビジーでない
場合には、すなわち、ＣＥ＼がアクティブでない場合に
は、リフレッシュが生じる。開始した後で、リフレッシ
ュは、メモリ・デバイスがページ外アクセスを実行する
能力を５５ｎＳ遅延させる。ページ内読み出しアクセス
が、遅延なしに生じる。リフレッシュが進行している間
にページ内アクセスが試みられる場合には、待機信号
が、待機出力３０上でアサートされる。
【００５０】重要な動作の間にリフレッシュ遅延を回避
することは可能である。実際には、これは、ＣＥ＼入力
信号がアクティブに保持されている場合に、自動的に生
じる。この場合には、リフレッシュは、ＣＥ＼が非アク
ティブ状態に戻るか、又は、１２８回のリフレッシュが
ミスされるまで、ペンディングのままで保持される。こ
の場合に、最小で１回のリフレッシュが実行され、結果
的に遅延を生じる。１２８よりも多くのリフレッシュが
ミスされる場合には、コントローラは、追いつくのに充
分なことを実行しようとする。
【００５１】リフレッシュ・コントローラは、２つの方
式を与えるように設計されている。第１のものは、１２
５ｕＳ毎に５５ｎＳの遅延を与える余裕を有する連続的
なレベルの活動を維持するシステムである。この場合に
は、１回のアクセスによって、１２５ｕＳ毎に、余分な
１から２の待機状態を生じさせる。ほとんどのシステム
は、この遅延の余裕を有する。
【００５２】第２のものは、スタンバイ時間のより長い
周期の前に割り込まれることのできない高い強度（イン
テンシティ）のバーストを有するシステムである。この
場合には、ユーザは、遅延させることができない周期の
間にＣＥ＼信号をアクティブに保持することによって、
遅延を回避する。多くのプロセッサは、これを自動的に
行う。ＣＥ＼がアクティブである間には、リフレッシュ
は、１２８がミスされるまで、すなわち、１６ｍＳが経
過するまで、実行されない。リフレッシュの限界に到達
すると、メモリ・デバイス１０は、リフレッシュを実行
し始める。最も長いシーケンシャルな遅延は、１２８回
のリフレッシュか、又は、ユーザが１６ｍＳの遅延を求
める７ｕＳ後である。これらの２つのシナリオは、図７
Ａと図７Ｂとにそれぞれ図解されている。
【００５３】ＣＥ＼信号がアクティブではないときに
は、メモリ・デバイス１０は、スタンバイ状態にある。
表１に示すように、タイミングの観点からは、スタンバ
イ・サイクルは、ページ内読み出しサイクルと同じであ
る。この理由は、ＤＲＡＭアレイ１２が閉じており、プ
リチャージ遅延が満たされているからである。スタンバ
イ条件は、ＳＲＡＭデバイスにおけるスタンバイに対応
するが、ただし、分散的なリフレッシュが生じる点が異
なる。これにより、およそ１２５ｕＳ毎にアクティブな
電流スパイクが生じるが、平均の電力消費を低くするこ
とができる。
【００５４】メモリ・デバイス１０はまた、スリープ
（SLEEP）モード・ピン４２を組み入れている。これ
は、標準的なＳＲＡＭピン構成における未使用のピンの
上に配置される。スリープ信号は、スタンバイ時間の長
い周期が予測されることを示す。スリープは、リフレッ
シュを含めて、メモリ・デバイス１０をパワー・ダウン
し、スパイクを有さない非常に小さな電流を可能にす
る。スリープ・モードは、データ保持を提供することは
ないので、スリープ・モードが解除された後でメモリ内
のデータがもはや不要となったときに、用いることがで
きる。
【００５５】次のピン及び信号に関する説明は、メモリ
・デバイス１０の動作を理解する際に有用である。
【００５６】ＣＥ＼ − チップ・イネーブル入力 メモリが付勢されていることを示すアクティブ・ローの
信号である。ローであるときには、アドレスの比較がな
され、リフレッシュが回避される。ＣＥ＼がハイである
と、アドレスは無視され、リフレッシュが分散した態様
で実行される。ＣＥ＼をグランドする（ＳＲＡＭのよう
に）ユーザは、この判断のリフレッシュに関する影響を
考慮する必要がある。
【００５７】ＷＥ＼ − 書き込みイネーブル入力 メモリ・サイクルが書き込み動作であることを示すアク
ティブ・ローの信号である。より好ましいタイミングを
与える早期の書き込みは、ＣＥ＼の前にＷＥ＼がアサー
トされるときに、生じる。ＷＥ＼がＣＥ＼の後に低下す
るときに生じる遅れた書き込みは、受け入れ可能であ
る。
【００５８】ＷＡＩＴ − 待機出力 この信号は、メモリが要求されているメモリ・サイクル
への高速のアクセスを提供することができないことを示
す。メモリがそのような高速のアクセスを提供すること
ができるまで、ハイに駆動される。
【００５９】 ＡＳＴＢ＼ − アドレス有効ストローブ入力（例１） この信号は、アドレスが有効であることを示す。バージ
ョン１では、ＡＳＴＢは、プロセッサのクロックから導
かれることが予測されるが、そこでは、立ち下がりエッ
ジが有効なアドレスの前に生じる。内部的には、ＡＳＴ
Ｂ入力は、アドレスをラッチする前に、デューティ・サ
イクルの４分の１だけ遅延する。
【００６０】 ＡＳＴＢ − アドレス有効ストローブ（例２） この信号の立ち上がりエッジは、アドレスが有効である
ことを示す。遅延は与えられず、極性も反転されない。
【００６１】ＳＬＥＥＰ − スリープ・モード入力 このアクティブ・ハイの信号によって、ＤＭ２１０４
は、内部的にパワー・ダウンする。データの保持は保証
されないので、このモードは、タスクが完全でありメモ
リが拡張された周期の間に使用されないときに用いられ
るのが最良である。スリープ・モードは、スタンバイ・
モードと比較して、その電力消費ははるかに小さい。
【００６２】ＯＥ＼ − 出力イネーブル入力 メモリがデータ・バスを駆動すべきことを示すアクティ
ブ・ローの信号である。ＯＥ＼がハイであるときには、
データ・バスは、トライステートである。
【００６３】ＵＢ＼ − 上位バイト・イネーブル入力 ＵＢ＼は、ＣＥ＼と同等の機能を有しているが、それ
は、データ・バスの上位の８ビットに関する部分につい
てだけである。ＵＢ＼は、データ・バスの上位バイトに
アクセスするためには、ローでなければならない。
【００６４】ＬＢ＼ − 下位バイト・イネーブル入力 ＬＢ＼は、ＣＥ＼と同等の機能を有しているが、それ
は、データ・バスの下位の８ビットに関する部分につい
てだけである。ＬＢ＼は、データ・バスの上位バイトに
アクセスするためには、ローでなければならない。
【００６５】Ａ15−０ − アドレス入力 Ａ15からＡ6は、メモリのローを特定し、Ａ6は、バンク
選択である。Ａ5からＡ0は、コラムとＳＲＡＭ位置とを
特定する。
【００６６】ＤＱ１５−０ データＩ／Ｏ 双方向のデータ・バスである。
【００６７】ＶＤＤ − 電源入力 バージョンに応じて、＋５ボルト（Ｖ）又は＋３ボルト
（Ｖ）を供給する。
【００６８】ＶＳＳ − グランド入力 更に図８Ａ及び図８Ｂを参照すると、本発明によるメモ
リ・デバイス１０の２つの可能な実現例に対するＡＳＴ
Ｂのタイミング図が示されている。具体的には、ＡＳＴ
Ｂ＼入力２０、アドレス・バス１６及びＣＥ＼入力２４
の間の相互関係が示されている。これらの図において用
いられている時間記号の詳細な説明は、ＡＣ読み出しパ
ラメータに関しては表３に、ＡＣ書き込みパラメータに
関しては表４に、含まれている。
【００６９】
【表３】
【００７０】（注１）ページ内読み出しサイクルは、ペ
ージ外読み出しアクセス時間がページ外サイクル時間を
参照せずに満たされた後に生じ得る。他のサイクルは、
開始に先だって、読み出しサイクル時間を満たさなけれ
ばならない。
【００７１】（注１）例１に関しては、ＡＳＴＢは周期
的であると仮定される。アドレスは、ＡＳＴＢの立ち下
がりエッジの後に予想されるが、クロック・サイクルの
４分の１よりは後ではない。
【００７２】次の表４は、メモリ・デバイス１０に対す
るＡＣ書き込みパラメータを説明している。
【００７３】
【表４】
【００７４】（注１）読み出しの後に生じるページ内書
き込みサイクルは、１０ｎＳ（アクセス時間）の間ポス
トされる。それ以降のサイクルは、書き込みサイクル時
間が満たされるまで、遅延しなければならない。
【００７５】（注２）早期の書き込み指示（ＡＳＴＢの
前のＷＥ）は、この使用を５０ｎＳに変更する。
【００７６】（注３）ページ内書き込み又は読み出しサ
イクルは、ページ外書き込みアクセス時間がページ外サ
イクル時間を参照せずに満たされた後に生じ得る。他の
サイクルは、開始に先だって、書き込みサイクル時間を
満たさなければならない。
【００７７】（注４）早期の書き込み指示（ＡＳＴＢの
前のＷＥ）は、この使用を５０ｎＳに変更する。
【００７８】更に図９から図１１を参照すると、メモリ
・デバイス１０の読み出しタイミング（図９）と、書き
込みタイミング（図１０）と、スリープ・タイミング
（図１１）とが、示されている。図９の読み出しタイミ
ングは、ＡＳＴＢ＼入力２０と、ＣＥ＼入力２４と、Ｕ
Ｂ＼及びＬＢ＼入力４４及び４６と、アドレス・バス１
６と、データ・バス３６と、ＯＥ＼入力３２と、待機出
力３０と、の間の機能的及びタイミングに関する相互関
係を図解している。
【００７９】図１０の書き込みタイミング図は、ＡＳＴ
Ｂ＼入力２０と、ＣＥ＼入力２４と、ＵＢ＼及びＬＢ＼
入力４４及び４６と、アドレス・バス１６と、ＷＥ＼入
力２２と、データ・バス３６上のデータ入力及びデータ
出力と、の間の機能的及びタイミングに関する相互関係
を図解している。図１１のスリープ・タイミング図は、
ＡＳＴＢ＼入力２０と、ＣＥ＼入力２４と、ＵＢ＼及び
ＬＢ＼入力４４及び４６と、アドレス・バス１６と、デ
ータ・バス３６と、待機出力３０と、の間の機能的及び
タイミングに関する相互関係を図解している。
【００８０】従って、以上で与えられたのは、ＳＲＡＭ
キャッシュと内部リフレッシュ制御機能とを備えながら
集積化された高密度のＤＲＡＭコア・メモリ・アレイを
用いるエンハンス型のデジタル信号処理用ランダム・ア
クセス・メモリ・デバイスであって、産業標準のＳＲＡ
Ｍメモリ・デバイスとピン互換である集積回路パッケー
ジの中に提供されるものである。このメモリ・デバイス
は、特にＤＳＰプロセッサと共に用いられる高速のメモ
リ・アクセス・デバイスを提供する。その性能は、ＳＲ
ＡＭメモリ・デバイスと同等であるが、必要とするダイ
・サイズが著しく小さくてすみ、従って、ダイ面積当た
りでは、より効率的にメモリ容量を提供することができ
る。このデバイスの内部リフレッシュ機能は、ＤＲＡＭ
メモリ・アレイに、デバイス・ユーザに透過的に生じる
すべてのリフレッシュ動作を与え、リフレッシュ動作が
実行されている間は、関連するコントローラに警告を与
える制御信号を与える。
【００８１】以上では、本発明の原理を特定のメモリ・
デバイスのアーキテクチャ及び機能との関係で説明した
が、上述の説明は単に例を与えるものであり、発明の範
囲を限定するものではないことを明確に理解すべきであ
る。特に、以上の開示が教示することは、当業者にこれ
以外の修正を示唆していることを認識すべきである。そ
のような修正は、既にそれ自体既知である別の特徴を含
むことができ、また、それらを、上述した特徴に代わっ
て、又は、それに加えて用いることが可能である。この
出願では、冒頭の特許請求の範囲は複数の特徴の特定の
組合せとして定式化されているが、本発明の技術的範囲
は、この出願で明示的に又は暗示的に、あるいは一般論
として開示されている当業者には明らかである任意の新
たな特徴、任意の新たな特徴の組合せを含む。従って、
出願人は、出願手続きの間にそれらの特徴又は特徴の組
合せを新たな特許請求の範囲として定式化する権利を有
しているものとする。
【図面の簡単な説明】
【図１】本発明によるエンハンス型信号処理ＲＡＭメモ
リ・デバイスの機能ブロック図を示す。
【図２】産業標準のＳＲＡＭピン・アウトとピン互換で
ある図１のメモリ・デバイスに対するピン・アウトを示
す。
【図３】図１及び図２のメモリ・デバイスのより詳細な
機能ブロック図であり、とりわけ、別個のＤＲＡＭメモ
リ・アレイ・バンクと対応するＳＲＡＭキャッシュとの
使用を図解している。
【図４】図４は、図４Ａ及び図４Ｂで構成される。アド
レス有効ストローブ信号を用いる、本発明によるメモリ
・デバイスの特定の実施例に対するホスト及び内部タイ
ミングをそれぞれ表すタイミング信号図である。
【図５】特定のデジタル信号処理（ＤＳＰ）用のホスト
・プロセッサと関係するページ外及びページ内の両方の
読み出しアクセスを図解しているタイミング信号図を示
す。
【図６】本発明によるメモリ・デバイスのリフレッシュ
・コントローラによって用いられるアルゴリズムを図解
するロジック・フローチャートである。これによって、
ＤＲＡＭアレイへのリフレッシュが効果的に「隠さ
れ」、デバイスのアクセス時間全体に影響しなくなる。
【図７】図７は、図７Ａ及び図７Ｂで構成され、本発明
によるメモリ・デバイスのためのリフレッシュ方式を共
に示している。ユーザが１６ｕＳの遅延を要求した後で
１２８ｕＳ又は７ｕＳの最長のシーケンシャルな遅延に
対して、チップ・イネーブル（ＣＥ＼）と、リフレッシ
ュ動作がいつ生じるかとを図解している。
【図８】図８は、図８Ａ及び図８Ｂとで構成され、本発
明によるメモリ・デバイスの２つの可能な実現例に対す
るタイミング図が示されている。具体的には、アドレス
有効ストローブ（ＡＳＴＢ＼）入力サイクル時間（ｔ
ASTB）と、ＡＳＴＢ＼立ち下がり時間（ｔCST）までの
チップ・イネーブル（ＣＥ＼）との関係での、ＡＳＴＢ
立ち下がり（ｔAST1及びｔAST2）へのアドレス・セット
アップ時間を図解している。
【図９】本発明によるメモリ・デバイスの可能な実現例
の読み出しタイミングに対するタイミング信号図を示
す。
【図１０】本発明によるメモリ・デバイスの可能な実現
例の書き込みタイミングに対するタイミング信号図を示
す。
【図１１】本発明によるメモリ・デバイスの可能な実現
例のスリープ・タイミングに対するタイミング信号図を
示す。
フロントページの続き (72)発明者 ケネス・ジェイ・モブレー アメリカ合衆国コロラド州80908，コロラ ド・スプリングズ，レミントン・ロード 17070

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭメモリ・アレイを組み入れたメ
    モリ・デバイスのリフレッシュ制御方法であって、 前記メモリ・デバイスへの外部入力がその第１の状態に
    あるときには前記メモリ・アレイを周期的にリフレッシ
    ュするステップと、 前記メモリ・アレイを周期的にリフレッシュする前記ス
    テップの間は、所定の時間周期の間、前記メモリ・デバ
    イスへの少なくとも１つのタイプのアクセスを遅延させ
    るステップと、 前記遅延させるステップに応答して、前記メモリ・デバ
    イスの外部出力上で待機信号をアサートするステップ
    と、 を含むことを特徴とする方法。
  2. 【請求項２】 請求項１記載のリフレッシュ制御方法に
    おいて、 前記メモリ・デバイスへの前記外部入力がその第２の逆
    の状態にあるときには前記メモリ・アレイを周期的にリ
    フレッシュする前記ステップを中断するステップと、 所定の数のリフレッシュ動作が中断されるまで、前記メ
    モリ・アレイを周期的にリフレッシュする前記ステップ
    の停止を維持するステップと、 前記所定の数の中断されたリフレッシュ動作に到達した
    場合には、前記メモリ・アレイへのリフレッシュ動作を
    実行するステップと、 を更に含むことを特徴とする方法。
  3. 【請求項３】 請求項２記載のリフレッシュ制御方法に
    おいて、前記待機信号は、前記リフレッシュ動作を実行
    する前記ステップに応答して前記メモリ・デバイスの前
    記外部出力上でアサートされることを特徴とする方法。
  4. 【請求項４】 請求項１記載のリフレッシュ制御方法に
    おいて、周期的にリフレッシュする前記ステップは、 前記メモリ・アレイのリフレッシュ・ロー・アドレスを
    インクリメントするステップと、 前記リフレッシュ・ロー・アドレスに対応する前記メモ
    リ・アレイのローをリフレッシュするステップと、 リフレッシュ遅延カウンタをデクリメントするステップ
    と、 によって実行されることを特徴とする方法。
  5. 【請求項５】 請求項２記載のリフレッシュ制御方法に
    おいて、周期的にリフレッシュする前記ステップの中断
    を維持する前記ステップは、 リフレッシュ遅延カウンタを初期化するステップと、 前記リフレッシュ遅延カウンタが前記所定の数のリフレ
    ッシュ動作に対応するまで前記リフレッシュ遅延カウン
    タをインクリメントするステップと、 によって実行されることを特徴とする方法。
  6. 【請求項６】 請求項１記載のリフレッシュ制御方法に
    おいて、前記少なくとも１つのタイプのアクセスは、ペ
    ージ外（out-of-page）アクセスであることを特徴とす
    る方法。
  7. 【請求項７】 請求項２記載のリフレッシュ制御方法に
    おいて、前記所定の数のリフレッシュ動作は１２８回で
    あることを特徴とする方法。
  8. 【請求項８】 集積回路メモリ・デバイスであって、 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
    Ｍ）アレイと、 前記メモリ・アレイに結合されており、そこから１つの
    ローのデータを受け取るスタティック・ランダム・アク
    セス・メモリ（ＳＲＡＭ）キャッシュと、 前記メモリ・アレイと前記メモリ・キャッシュとに結合
    されたメモリ・デコーダと、 前記メモリ・アレイと前記メモリ・キャッシュとに結合
    された入力／出力制御回路と、 前記メモリ・デコーダに結合されており、前記メモリ・
    アレイと前記メモリ・キャッシュとにアクセスする外部
    アドレス・バスと、 前記入力／出力制御回路に双方向的に結合されており、
    前記メモリ・デコーダによって決定される位置において
    前記メモリ・アレイに書き込まれるデータを受け取り、
    前記メモリ・キャッシュから読み出されるデータを提供
    する外部データ・バスと、 前記メモリ・デコーダに結合されており、前記外部アド
    レス・バス上のアドレス信号が有効であることを示す外
    部アドレス有効ストローブ入力と、 を備えていることを特徴とするメモリ・デバイス。
  9. 【請求項９】 請求項８記載のメモリ・デバイスにおい
    て、 前記メモリ・デコーダに結合されており前記メモリ・ア
    レイ上のリフレッシュ動作に応答して外部待機信号を提
    供する待機状態発生器を更に備えていることを特徴とす
    るメモリ・デバイス。
  10. 【請求項１０】 請求項９記載のメモリ・デバイスにお
    いて、 前記待機状態発生器に結合されており前記メモリ・アレ
    イ上の前記リフレッシュ動作に応答して前記外部待機信
    号を発生するリフレッシュ制御回路を更に備えているこ
    とを特徴とするメモリ・デバイス。
  11. 【請求項１１】 請求項８記載のメモリ・デバイスにお
    いて、 前記メモリ・デコーダに結合されておりこのメモリ・デ
    バイスを付勢する外部チップ・イネーブル入力を更に備
    えていることを特徴とするメモリ・デバイス。
  12. 【請求項１２】 請求項８記載のメモリ・デバイスにお
    いて、 前記メモリ・デコーダに結合されており同時メモリ・サ
    イクル・アクセスが書き込み又は読み出し動作の一方で
    あることを示す外部書き込みイネーブル入力を更に備え
    ていることを特徴とするメモリ・デバイス。
  13. 【請求項１３】 請求項８記載のメモリ・デバイスにお
    いて、 前記入力／出力制御回路に結合されており前記メモリ・
    デバイスが前記外部データ・バスを駆動することを可能
    にする外部出力イネーブル入力を更に備えていることを
    特徴とするメモリ・デバイス。
  14. 【請求項１４】 請求項８記載のメモリ・デバイスにお
    いて、前記メモリ・アレイは、少なくとも２つのメモリ
    ・アレイ・バンクを備えていることを特徴とするメモリ
    ・デバイス。
  15. 【請求項１５】 請求項１４記載のメモリ・デバイスに
    おいて、前記メモリ・キャッシュは、それぞれに前記少
    なくとも２つのメモリ・アレイ・バンクのそれぞれが関
    連している少なくとも２つのメモリ・キャッシュ・ライ
    ンを備えていることを特徴とするメモリ・デバイス。
  16. 【請求項１６】 請求項８記載のメモリ・デバイスにお
    いて、前記メモリ・デコーダは、 前記外部アドレス・バスに結合されたアドレス・デマル
    チプレクサと、 前記アドレス・デマルチプレクサの出力と前記メモリ・
    キャッシュとの間に結合されたコラム・アドレス・ラッ
    チと、 前記アドレス・デマルチプレクサの出力と前記メモリ・
    アレイとの間に結合されたロー・アドレス・ラッチと、 を備えていることを特徴とするメモリ・デバイス。
  17. 【請求項１７】 請求項１６記載のメモリ・デバイスに
    おいて、前記メモリ・デコーダは、 前記ロー・アドレス・ラッチに結合されており前記ロー
    ・アドレス・ラッチの中に現在維持されているデータの
    指定されたロー・アドレスの指示を受け取るロー・コン
    パレータと、 前記ロー・コンパレータに結合されており前記メモリ・
    キャッシュの中に現在維持されているデータの先のロー
    ・アドレスの指示を維持する少なくとも１つの最終ロー
    読み出しレジスタと、 を更に備えており、このメモリ・デバイスは、前記ロー
    ・コンパレータが前記指定された及び先のロー・アドレ
    スにおける対応を指示する場合には前記メモリ・キャッ
    シュに維持されているデータを前記データ・バス上に配
    置し、前記ロー・コンパレータが前記指定された及び先
    のロー・アドレスが対応しないことを指示する場合には
    前記メモリ・アレイにおける前記指定されたロー・アド
    レスからのデータを前記メモリ・キャッシュにロードす
    るように動作することを特徴とするメモリ・デバイス。
  18. 【請求項１８】 請求項１０記載のメモリ・デバイスに
    おいて、前記リフレッシュ制御回路は、産業標準である
    ＳＲＡＭ集積回路デバイスとピン互換であることを特徴
    とするメモリ・デバイス。
  19. 【請求項１９】 請求項１８記載のメモリ・デバイスに
    おいて、前記産業互換であるＳＲＡＭ集積回路デバイス
    は、４４ピンのＴＳＯＰパッケージの中に封止されてい
    ることを特徴とするメモリ・デバイス。
  20. 【請求項２０】 請求項１８記載のメモリ・デバイスに
    おいて、前記産業互換であるＳＲＡＭ集積回路デバイス
    は、４４ピンのＳＯＪパッケージの中に封止されている
    ことを特徴とするメモリ・デバイス。
  21. 【請求項２１】 ダイナミック・ランダム・アクセス・
    アレイと関連するスタティック・ランダム・アクセス・
    メモリ・キャッシュとを組み入れており、縁メモリ・ア
    レイからのデータの最終読み出し部分を維持する集積回
    路であって、 前記メモリ・アレイの指定された部分にアクセスするた
    めのアドレス信号を受け取る複数のアドレス入力と、 前記メモリ・アレイと前記メモリ・キャッシュとに結合
    されており前記メモリ・アレイの前記指定された部分に
    書き込む又はそこから読み出す追加的なデータを提示す
    る複数の双方向のデータ端子と、 前記メモリ・アレイの前記指定された部分に対応しない
    前記メモリ・キャッシュに維持されている前記データの
    前記最終読み出し部分を示す出力信号を提供する待機状
    態発生器と、 を備えていることを特徴とする集積回路。
  22. 【請求項２２】 請求項２１記載の集積回路において、 前記アドレス入力に結合されたアドレス・デマルチプレ
    クサと、 コラム及びロー・アドレス・ラッチであって、前記アド
    レス・デマルチプレクサと、このコラム・ラッチにロー
    ドされた前記メモリ・アレイと前記メモリ・キャッシュ
    とのコラム・アドレスに対応する前記複数のアドレス入
    力の第１の部分集合と、このロー・ラッチにロードされ
    た前記メモリ・アレイと前記メモリ・キャッシュとのロ
    ー・アドレスに対応する前記複数のアドレス入力の第２
    の部分集合と、に結合されたコラム及びロー・アドレス
    ・ラッチと、 を更に備えていることを特徴とする集積回路。
  23. 【請求項２３】 請求項２２記載の集積回路において、 最終のロー読み出しアドレスを維持する少なくとも１つ
    のレジスタと、 前記ロー・アドレス・ラッチと前記レジスタとに結合さ
    れており、前記メモリ・アレイの前記指定された部分へ
    の読み出しアクセスが直接に前記メモリ・キャッシュに
    なされ得るか又は前記メモリ・アレイの前記指定された
    部分が前記読み出しアクセスの前に最初に前記キャッシ
    ュに書き込まれなければならないかを示す信号を提供す
    るロー・コンパレータと、 を更に備えていることを特徴とする集積回路。
  24. 【請求項２４】 請求項２３記載の集積回路において、 前記ロー・コンパレータに結合されており現に有効であ
    る前記複数のアドレス入力上のアドレスを示すアドレス
    有効入力を更に備えていることを特徴とする集積回路。
  25. 【請求項２５】 請求項２１記載の集積回路において、
    前記メモリ・アレイは、それぞれが関連するメモリ・キ
    ャッシュを有する少なくとも２つのメモリ・バンクを備
    えていることを特徴とする集積回路。
  26. 【請求項２６】 請求項２５記載の集積回路において、 前記ロー・アドレス・ラッチからの出力信号に応答し
    て、前記少なくとも２つのメモリ・バンクのそれぞれの
    関連するメモリ・キャッシュを前記複数の双方向データ
    端子に交互に結合するメモリ・バンク選択回路を更に備
    えていることを特徴とする集積回路。
  27. 【請求項２７】 請求項２６記載の集積回路において、 出力イネーブル入力に応答して、前記メモリ・バンク選
    択回路を前記複数の双方向データ端子に選択的に結合す
    るデータ・ラッチを更に備えていることを特徴とする集
    積回路。
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