JP4154010B2 - メモリ制御装置およびメモリ制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のブロックに分割したＤＲＡＭ（ダイナミックＲＡＭ；動的ランダムアクセスメモリ）で構成されるメモリとデータ入出力可能なデバイス間のデータ転送のための通信機能を有するメモリ制御装置およびメモリ制御方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭ制御は通常データのリード／ライトサイクルとリフレッシュサイクルをメモリのブロック毎に振り分け、あるブロックはリード／ライトサイクルを行い、他のブロックはリフレッシュサイクルを行うことで、ＤＲＡＭの記憶を保持しつつデータ転送を行えるように制御がなされてきた。
【０００３】
あるいはまた、従来のＤＲＡＭ制御では、リード／ライトサイクルとリフレッシュサイクルを競合させ、優先順位を付けた上で、一方のサイクルが終了すると他方のサイクルが開始するという制御により、ＤＲＡＭの記憶を保持しつつデータ転送を行えるように制御がなされてきた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来例の前者の場合では、各ブロックに対して制御信号が同時にアクセスするので、その消費電流は一時点に集中して非常に大きなピーク値となるため、瞬時的な電源電圧の変動を起こしたり、あるいはノイズ発生の原因になり易く，これは装置の信頼性の低下を招く。
【０００５】
上記従来例の後者の場合はこのような問題はないが、リード／ライトサイクルとリフレッシュサイクルの比率を見ると、メモリの記憶保持等の理由からリフレッシュサイクルが冗長的に行われる可能性もあり、それがデータ転送の速度低下を招く原因になりかねないという解決すべき課題が有った。
【０００６】
本発明の目的の１つは、上述の点に鑑みて、必要以上のリフレッシュを行わずに高速転送を可能にしたメモリ制御装置およびメモリ制御方法を提供することにある。
【０００７】
また、本発明の更なる目的は、リフレッシュサイクルの比率を少なく設定した場合でも、通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行うことで、メモリの記憶を保持することを可能にしたメモリ制御装置およびメモリ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置において、リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト手段と、リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ手段と、前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成手段と、第１及び第２の所定回数を可変設定可能な設定値入力手段と、前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御手段とを有することを特徴とする。
【０００９】
ここで、前記リフレッシュ手段は、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うとすることができる。
【００１０】
また、前記サイクル制御手段では、前記第１の所定回数よりも前記第２の所定回数を小さく設定するとすることができる。
【００１５】
請求項４の発明は、複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置におけるメモリ制御方法であって、リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト工程と、リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ工程と、前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成工程と、第１及び第２の所定回数を可変設定可能な設定値入力工程と、前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御工程とを有することを特徴とする。
【００１６】
ここで、前記リフレッシュ工程では、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うとすることができる。
【００１７】
また、前記サイクル制御工程では、前記第１の所定回数よりも前記第２の所定回数を小さく設定するとすることができる。
【００１９】
本発明では、複数のブロックに分割したＤＲＡＭで構成されるメモリとデータ入出力可能なデバイス間のデータ転送のための通信機能を有する制御系において、メモリのリード／ライトとリフレッシュの頻度の設定値を調整可能にし、その設定値に応じた比率でメモリのリード／ライトとリフレッシュを行うことができるようにして、これにより、必要以上のリフレッシュを行わずに高速転送を行うことを可能にしている。
【００２０】
また、本発明では、通信の状況に応じてデータ転送とリフレッシュのタイミングを制御するようにして、例えば通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行い、メモリの記憶を保持することが可能となるようにしている。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２２】
（第１の実施形態）
＊データ転送系の構成
図１は本発明のメモリ制御装置の一実施形態を説明するためのデータ転送系の構成を示す。なお、図１中において信号線の表記は１ビット信号は細線、バス信号は太線で示してある。以下の図４、図８も同様に表現してある。
【００２３】
本例のデータ転送系は、データ入出力装置１０１、ＣＰＵ１０２、ＤＲＡＭ制御部１０３および複数ｎ個のメモリブロック１０４からなる。
【００２４】
本発明の中心となるＤＲＡＭ制御部１０３は、主にＣＰＵ制御部２０１、データ制御部２０２、アドレス生成部２０３及び制御信号生成部２０４から構成される。ＣＰＵ制御部２０１はＣＰＵデータバスの方向制御、レジスタ設定等の機能を有し、ＤＲＡＭ制御部１０３内の各部を制御する役割を持つ。
【００２５】
ＤＲＡＭ制御部１０３は、データ入出力装置１０１とＤＲＡＭを構成する複数n 個のメモリブロック１０４との間のデータ転送を、ＣＰＵ１０２の命令に基づいて行う。ＤＲＡＭ制御部１０３とデータ入出力装置１０１間の通信はＲＥＱ（要求）信号及びＡＣＫ（応答）信号によって制御される。
【００２６】
データ入出力装置１０１はＤＲＡＭ制御部１０３内の制御信号生成部２０４から発生するＲＥＱ信号を受信すると、データ転送の準備を行い、データが転送された時、ＤＲＡＭ制御部１０３に対してＡＣＫ信号を返信する。
【００２７】
また、メモリブロック１０４は図２に示す様に、複数のＳＩＭＭ（シム；single in-line memory module）で構成されており、それぞれ１つのＳＩＭＭに対して４個のメモリブロックが存在する。ＤＲＡＭ制御部１０３により、これらメモリブロック１０４のそれぞれに対して異なる制御信号（ＲＡＳ，ＣＡＳ）が振り分けられている。従つて、ＤＲＡＭ制御部１０３のＲＡＳ，ＣＡＳのビット数は、使用するＳＩＭＭの最大個数や１つのＳＩＭＭに対して使用する制御信号の数に応じて設計すればよい。
【００２８】
図１のメモリ制御装置において、ＤＲＡＭ制御部１０３のＣＰＵ制御部２０１内に設けられたレジスタ（図示しない）の構成は、例えば図３に示す様になっている。ＭＯＤＥはメモリリード／ライト、ＣＰＵアクセス等のデータ転送モードの設定に利用するレジスタである。ＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸは本発明を構成するデータ転送とリフレッシュの頻度を調整する為のレジスタであって、それぞれリードライト、リフレッシュの連続動作をする回数をカウントする最大値を設定する。つまり、ＲＷＣＮＴＭＡＸ回リードライトを行った後は、リフレッシュサイクルに移行し、ＲＥＦＣＮＴＭＡＸ回リフレッシュを行った後は、リードライトサイクルに移行する。このＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸの設定値は、キーボードのような操作手段（図示しない）から入力して任意の値に設定することが可能であって、入力した設定値のデータはＣＰＵ１０２を通じて送られ、ＣＰＵ制御部２０１によりレジスタＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸに予めセットされる。
【００２９】
ＴＩＭＥＯＵＴ＿ＬＩＭは上述の制御信号生成部２０４から出力されるＲＥＱ信号に対して何らかの原因でＡＣＫが受信されない場合に、自動的にリフレッシュサイクルに移行するためのタイムリミットを指定するレジスタである。ＴＩＭＥＯＵＴ＿ＬＩＭが設定されると、ＤＲＡＭ制御部１０３はＲＥＱを送信してからの時間をカウントし、ＴＩＭＥＯＵＴ＿ＬＩＭ回システムクロックを検知した時点で、タイムアウト状態と判断して、自動的にリフレッシュサイクルに移行させる。このＴＩＭＥＯＵＴ＿ＬＩＭの設定値も上記と同様にキーボードのような操作手段（図示しない）から入力して任意の値に設定できるようにしてもよい。この場合、その入力した設定値は上述と同様にＣＰＵ１０２を通じて送られ、ＣＰＵ制御部２０１によりレジスタＴＩＭＥＯＵＴ＿ＬＩＭに予めセットされる。
【００３０】
ＡＤＲＳＳＥＴはメモリブロック１０４上におけるリードライトを開始するアドレスの初期値を設定するレジスタである。このリードライトが始まるとアドレス値は自動的にインクリメントされる。ＭＴＹＰＥは使用している各ＳＩＭＭの容量を設定するレジスタであって、各ＳＩＭＭのメモリ容量に応じて的確なＲＡＳ，ＣＡＳを発生する為に利用される。ＳＴＡＲＴ、ＥＮＤはそれぞれ動作をスタート、終了させる為のコマンドとして利用されるレジスタである。
【００３１】
ＤＲＡＭ制御部１０３において、データ制御部２０２は、アドレス生成部２０３とメモリブロック１０４との間のデータバスの方向制御、およびメモリブロック１０４に書き込むデータの選択（ＤＡＴＡ１あるいはＣＰＵＤＡＴＡ）を行う。アドレス生成部２０３は上記レジスタＡＤＲＳＳＥＴで設定されたアドレス値を初期値として、データ入出力装置１０１からデータ転送が行われる度にＡＣＫ信号をカウントし、かつメモリに書き込むアドレスを逐次インクリメントして、のアドレス情報を制御信号生成部２０４に送る。制御信号生成部２０４はデー入出力装置１０１にＲＥＱ信号を送信し、ＡＣＫ信号を受信して通信を行う一方でジスタ設定による動作条件やアドレス値を受けて、各メモリブロック１０４に対して、ＲＡＳ，ＣＡＳの制御信号及びロウアドレス、カラムアドレス（ＡＤＲＳ）を出力し、メモリリード／ライト、リフレッシュの制御行う。
【００３２】
＊制御信号生成部の構成
図４は図１の制御信号生成部２０４の構成例を示す。この制御信号生成部２０４は、ＲＥＱ生成部３０１、リフレッシュ判定部３０２、アービトレーション（arbitration ）機能を有するアービタ３０３、リフレッシュ起動部３０４、リードライト起動部３０５、及びバスセレクタ３０６とで構成される。ＲＥＱ生成部３０１はデータ入出力装置１０１に送信するためのＲＥＱ信号を生成する。
【００３３】
ＣＰＵ制御部２０２のレジスタ設定処理により図３のレジスタにＳＴＡＲＴがセットされると、まずＲＥＱ生成部３０１はＲＥＱ信号を出力する。これによりデータ入出力装置１０１にデータ転送の準備を促すと同時に、ＲＥＱ生成部３０１はＲＷＥＮ信号を発生させることで、リードライトサイクルに移行するためのメモリ１０４に対する制御信号を生成する準備を行う。データ入出力装置１０１でデータ転送可能になり、ＡＣＫ信号が制御信号生成部２０４へ返信されると、ＲＥＱ生成部３０１は次のＲＥＱ信号を出力する。以降、この動作を動作終了まで繰り返す。また、ＲＥＱ生成部３０１はＲＥＱ信号を出力してから一定時間経過する（すなわち、システムクロックをＴＩＭＥＯＵＴ＿ＬＩＭ回カウントする）と、ＴＩＭＥＯＵＴ信号をリフレッシュ判定部３０２に出力する。
【００３４】
リフレッシュ判定部３０２はＲＥＱ信号、ＴＩＭＥＯＵＴ信号、ＲＥＦＥＮＤ信号（リフレッシュ動作が１回終了するごとに出力される）からＲＥＦＥＮ信号を生成することで、リフレッシュサイクルに移行するための準備を行う。また、リフレッシュを行つた連続回数をＲＥＦＥＮＤ信号を検出することでカウントし、そのカウント値（リフレッシュ連続回数）をＲＥＦＣＮＴ信号としてバスセレクタ３０６に出力する。
【００３５】
図５の（Ａ）のタイミングチャートはＲＥＱ信号とＲＥＦＥＮ信号の出力タイミングの一例を示す。本実施形態では一例として図３のレジスタをＲＷＣＮＴＭＡＸ＝１０、ＲＥＦＣＮＴＭＡＸ＝６と設定することとする。リフレッシュ判定部３０２ではＲＥＱ信号、ＲＥＦＥＮＤ信号を検出してそれぞれの信号のカウントを行い、それぞれのカウント値がＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸの設定値に達すると、それぞれリードライトサイクルからリフレッシュサイクル、またリフレッシュサイクルからリードライトサイクルに移行し、これにより図５の（Ａ）に示すように、それぞれのサイクルを交互に繰り返す。リフレッシュ判定部３０２ら出力するＲＥＦＥＮ信号は、リフレッシュサイクルの時はＬレベル（ローレベル）に、リードライトサイクルの時はＨレベル（ハイレベル）になる。
【００３６】
図５の（Ｂ）のタイミングチャートはタイムアウトの場合を示す。図５の（Ｂ）の例では、３回目のＲＥＱ信号に対して、ＡＣＫ信号が一定の設定時間内で返つて来ない場合に、その設定時間経過した（すなわち、システムクロックをＴＩＭＥＯＵＴ＿ＬＩＭ回カウントした）時点で、ＲＥＱ生成部３０１からＴＩＭＥＯＵＴ信号がリフレッシュ判定部３０２へ出力され、リフレッシュ判定部３０２によりリフレッシュサイクルが開始される。これによって、何らかの原因により通信動作が進展しない場合にも、ＤＲＡＭのメモリ１０４が自動的に記憶を保持し続けるようになる。また、ＴＩＭＥＯＵＴ信号はＡＣＫ信号が返つてきた時にＲＥＱ生成部３０１によりＬレベルに解除され、リフレッシュ判定部３０２はリードライトサイクルに復帰する。
【００３７】
ＲＥＱ生成部３０１から出力されたＲＷＥＮ信号とフレッシュ判定部３０２から出力されたＲＥＦＥＮ信号はアービタ３０３に送られ、リードライトタスクとリフレッシュタスクの間でアービトレーションが行われる。アービタ３０３では、リードライトあるいはリフレッシュの動作のいずれか一方の動作を行うために、一方の動作が終了すると他方の動作を受け付けられる状態となつており、リフレッシュ起動信号ＲＥＦＳＴとリードライト起動信号ＲＷＳＴのうち、常にいずれか一方の信号がアクテイブになるように制御を行われている。ＲＥＦＳＴ信号はリフレッシュ起動部３０４へ送られ、ＲＷＳＴ信号はリードライト起動部３０５に送られる。
【００３８】
リフレッシュ起動部３０４ではＲＥＦＳＴ信号が入力されると、図６に示したようなタイミングで、ＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号を出力することで、バスセレクタ３０６を介してリフレッシュのためのＲＡＳ信号，ＣＡＳ信号を生成する。また、リフレッシュ起動部３０４ではリフレッシュが１サイクル終了するたびに、ＲＥＦＥＮＤ信号が出力され、リフレッシュ判定部３０２内のカウンタ等に出力される。
【００３９】
リードライト起動部３０５ではＲＷＳＴ信号が入力されると、図７に示したようなタイミングで、ＲＷＲＡＳ信号、ＲＷＣＡＳ信号を出力することで、バスセレクタ３０６を介してリードライトのためのＲＡＳ信号，ＣＡＳ信号を生成する。また、リードライト起動部３０５ではＲＡＳ信号，ＣＡＳ信号がそれぞれアクテイブになる間に、ＡＤＲＣＨ信号が出力され、このＡＤＲＣＨ信号はバスセレクタ３０６で出力するロウアドレス、カラムアドレス（ＡＤＲＳ信号）の切替え信号として使用される。
【００４０】
上記バスセレクタ３０６の構成例を図８に示す。リフレッシュ起動部３０４から出力されたＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号は第１のビットセレクタ４０１に出力される。ビットセレクタ４０１ではリフレッシュ判定部３０２から出力されたリフレッシュ回数を表すＲＥＦＣＮＴ信号の値に対応した出力バス信号のビットに、ＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号を振り分け、他のビットはＨレベルを出力するようにする。これによって、各メモリブロック１０４に対して１サイクルずつまんべんなくリフレッシュが行われるようになる。
【００４１】
また、アドレス生成部２０３から出力されるＡＤＤＲＥＳＳ信号と、図３のレジスタに設定されたＭＴＹＰＥ信号はデコーダ４０２に出力される。デコーダ４０２ではメモリブロック１０４の構成、およびアクセスするアドレスを基にデコード信号を出力し、このデコード信号は第２のビットセレクタ４０３に出力される。ビットセレクタ４０３ではデコーダ４０２の出力に対応した出力バス信号のビットにＲＷＲＡＳ信号、ＲＷＣＡＳ信号を振り分け、他のビットはＨレベルを出力するようにする。これによって、全メモリブロック１０４上で連続している絶対アドレスに対して的確にＲＡＳ信号，ＣＡＳ信号が振り分けられる。
【００４２】
ビットセレクタ４０１及びビットセレクタ４０３から出力されたバス信号はセレクタ４０４に出力される。セレクタ４０４では、リフレッシュ判定部３０２から出力されたＲＥＦＥＮ信号がＬレベルの時はリフレッシュサイクルと判断して、ビットセレクタ４０１から入力された信号をＲＡＳ信号，ＣＡＳ信号として出力する。また、リフレッシュ判定部３０２で出力されたＲＥＦＥＮ信号がＨレべルの時はリードライトサイクルと判断して、ビットセレクタ４０３から入力された信号をＲＡＳ信号，ＣＡＳ信号として出力する。
【００４３】
また、第３のビットセレクタ４０５はリードライト起動部３０５から出力されたＡＤＲＣＨ信号を基にＡＤＤＲＥＳＳ信号から所定のビットを選択する。ビットセレクタ４０５では、ＡＤＲＣＨ信号がＬレベルの時はロウアドレスが出力され、ＡＤＲＣＨがＨレベルの時はカラムアドレスが出力される様に、ＡＤＲＳ信号のビットが選択される。
【００４４】
本実施形態では、以上の様にして、入出力装置１０１及びＣＰＵ１０２とメモリブロック４０１との間でリードライトとリフレッシュの比率を調整し、通信状態を確認しながらデータ転送を行っている。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。この第２の実施形態は、上述の第１の実施形態のメモリ制御装置を有する複写機のメモリコピーシステムに関するものである。
【００４６】
＊複写機の全体構成
図９は本発明を適用した画像形成装置の一例を説明するための複写機の断面構成を示す。ここで、１１００は複写機本体、１１８０は原稿の自動給紙を行う自動原稿送り装置である。自動原稿送り装置１１８０は脱着可能であり、本体１１００側では装着されている装置がどのようなタイプの装置であるかを認識できるようになっている。
【００４７】
１１０１は原稿載置台としての原稿台ガラスであり、１１０２は原稿照明ランプ１１０３、走査ミラー１１０４等で構成されるスキャナである。モータ（図示しない）によりスキャナ１１０２が所定方向に往復走査され、原稿の反射光が走査ミラー１１０４〜１１０６を介しレンズ１１０８を透過してＣＣＤセンサ１１０９に結像する。
【００４８】
１１０７はレーザ、ポリゴンスキャナ等で構成された露光制御部である。イメージセンサ部１１０９で電気信号に変換され、後述する所定の画像処理が行われた画像信号に基づいて、露光制御部１１２０で変調されたレーザ光１１２９が感光体ドラム１１１０に照射する。
【００４９】
感光体ドラム１１１０の回りには１次帯電器１１１２、現像機１１２１、転写帯電器１１１１８、クリーニング装置１１１６、前露光ランプ１１１４が装備されている。これらからなる画像形成部１１２６において、感光体ドラム１１１０はモータ（図示しない）により図９に示す矢印の時計回り方向に回転しており、１次帯電器１１１２により所望の電位に帯電された後、露光制御部１１２０からのレーザ光１１２９が照射され、静電潜像が形成される。感光体ドラム１１１０上に形成された静電潜像は、現像器１１２１により現像されてトナー像として可視化される。
【００５０】
一方、上段カセット１１３１あるいは下段カセット１１３２からピックアップローラ１１３３、１１３４により給紙された転写紙は、給紙ローラ１１３５、１１３６により本体内に送られ、レジストローラ１１３７により転写ベルトに給送され、感光体ドラム１１１０上の可視化されたトナー像が転写帯電器１１１８により転写紙に転写される。転写後の感光体ドラム１１１０は、クリーナー装置１１１６により残留トナーが清掃され、前露光ランプ１１１４により残留電荷が消去される。
【００５１】
トナー画像の転写後の転写紙は転写ベルト１１３０から分離され、定着前帯電器１１３９、１１４０によりトナー画像が再帯電され、定着器１１４１に送られて加圧、加熱により定着され、排出ローラ１１４２により本体１１００の外に排出される。
【００５２】
また、図示していないが、レジストローラ１１３７から送られた転写紙を転写ベルト１１３０に吸着させる吸着帯電器と、転写ベルト１１３０の回転に用いられると同時にその吸着帯電器と対になつて転写ベルト１１３０に転写紙を吸着帯電させる転写ベルトローラとが備えられている。
【００５３】
本体１１００には、例えば４０００枚の転写紙を収納し得るデッキ１１５０が装備されている。デッキ１１５０のリフタ１１５１は、給紙ローラ１１５２に転写紙が常に当接するように転写紙の量に応じて上昇する。また、１００枚の転写紙を収容し得るマルチ手差し１１５３が装備されている。
【００５４】
さらに、図９において、１１５４は排紙フラッパであり、両面記録側ないし多重記録側の経路と排出側の経路とを切り替える。排出ローラ１１４２から送り出された転写紙は、この排紙フラッパ１１５４により両面記録側ないし多重記録側に切り替えられる。また、１１５８は下搬送パスであり、排出ローラ１１４２から送り出された転写紙を反転パス１１５５を介して裏返して再給紙トレイ１１５６に導く。また、１１５７は両面記録の経路と多重記録の経路とを切り替える多重フラッパであり、このフラッパを左方向に倒すことにより、転写紙を反転パス１１５５を介さずに直接に下搬送パス１１５８に導く。１１５９は経路１１６０を通じて転写紙を感光体ドラム１１２６側に給紙する給紙ローラである。１１６１は排紙フラッパ１１５４の近傍に配置されて、この排紙フラッパ１１５４により排出側に切り替えられた転写紙を機外に排出する排出ローラである。
【００５５】
両面記録（両面複写）や多重記録（多重複写）の時には、排紙フラッパ１１５４を上方に上げて、複写済みの転写紙を反転パス１１５５、下搬送パス１１５８を介して裏返した状態で再給紙トレイ１１５６に格納する。このとき、両面記録時には多重フラッパ１１５７を右方向へ倒し、また多重記録時にはこの多重フラッパ１１５７を左方向へ倒しておく。次に行う裏面記録時や多重記録時には、再給紙トレイ１１５６に格納されている転写紙が、下から１枚づつ給紙ローラ１１５９により経路１１６０を介して本体のレジストローラ１１３７に導かれる。
【００５６】
本体から転写紙を反転して排出する時には、排紙フラッパ１１５４を上方へ上げ、フラッパ１１５７を右方向ヘ倒し、複写済みの転写紙を搬送パス１１５５側へ搬送し、転写紙の後端が第１の送りローラ１１６２を通過した後に反転ローラ１１６３によって第２の送りローラ側へ搬送し、排出ローラ１１６１によって、転写紙を裏返して機外へ排出される。
【００５７】
＊画像形成回路の構成
図１０は図９の複写機の画像形成装置（画像形成回路）の回路構成例の概略を示す。画像読み取り部１２０１は、ＣＣＤセンサ１１０９、データ処理部１２０２等により構成される。レンズ１１０８を介してＣＣＤセンサ１１０９に結像された原稿１２００の画像は、ＣＣＤセンサ１１０９により、アナログ電気信号に変換される。この変換された画像情報のアナログ信号は、データ処理部１２０２に入力されてサンプル＆ホールド、ダークレベルの補正等が行われた後に、アナログ・デジタル変換（Ａ／Ｄ変換）される。このデジタル化された画像信号はシェーディング補正（原稿を読み取るセンサのばらつき及び、原稿照明用ランプの配光特性の補正）、変倍処理の後に、メモリコピー部１２０３に入力される。
【００５８】
メモリコピー部１２０３で画像信号はγ変換、２値化、画像の記憶、平滑化等が行われた後、プリンタ部１２０４に出力される。
【００５９】
プリンタ部１２０４は、図９により説明した、レーザ等からなる露光制御部１１２０、画像形成部１１２６、転写紙の搬送制御部等により構成され、露光制御部１１２０に入力された画像信号により前述のようにして転写紙上に画像を記録する。
【００６０】
また、ＣＰＵ回路部１２０５は、ＣＰＵ１２０６、ＲＯＭ１２０７、ＲＡＭ１２０８等により構成され、画像読み取り部１２０１、メモリコピー部１２０３、プリンタ部１２０４等を制御し、本装置のシーケンスを統括的に制御する。
【００６１】
＊メモリコピー部の構成
次に、本実施形態の主要部であるメモリコピー部１２０３について説明する。図１１は、このメモリコピー部１２０３の詳細な構成例を示す。画像読み取り部１２０１から送られた画像信号はBlack （ブラック）の輝度データとしてメモリコピー部１２０３に入力され、log 変換部（ログ変換部）１３０１に送られる。log 変換部１３０１では、入力された輝度データを濃度データに変換するためのＬＵＴ（ルックアップテーブル）が格納されており、入力されたデータに対応するテーブル値を出力することによつて、輝度データを濃度データに変換する。
【００６２】
その後、濃度データは２値化部１３０２へ送られる。２値化部１３０２では多値の濃度データが２値化され、濃度値が「０」あるいは「２５５」となる。このゆに２値化された８bit の画像データはさらに２値化部１３０２において「０」または「１」の１bit の画像データに変換され、メモリに格納する画像データ量は小さくなる。
【００６３】
しかし、画像を２値化すると、画像の階調数は２５６階調から２階調になるため、写真画像のような中間調の多い画像データは２値化すると一般に画質の劣化が著しい。そこで、２値データによる疑似的な中間調表現をする必要がある。ここでは２値のデータで疑似的に中間調表現を行う手法の一例として、この２値化部１３０２では誤差拡散法を用いる。この誤差拡散法は、周知のように、ある画素の濃度が固定しきい値（閾値）よりも大きい場合は「２５５」の濃度データであるとし、固定しきい値以下である場合には「０」の濃度データであるとして２値化した後、実際の濃度データと２値化されたデータの差分を誤差信号として目標画素の周囲の画素に配分する方法である。この誤差の配分は、あらかじめ用意されているマトリクス状の重み係数を２値化によつて生じる誤差に対して掛け合わせ、まわりの画素に加算することによつて行う。これによつて、画像全体での濃度平均値が保存され、中間調を疑似的に２値で表現することができる。
【００６４】
このように２値化された画像データは制御部１３０３に送られ、制御部１３０３において本体１１００の制御系である図１０のＣＰＵ回路部１２０５を通じて送られる原稿の読み取り形態や用紙の出力形態の情報に基づいて、入力画像データを入力と同時に出力するか、あるいは全ての画像データの読み取り終了後に出力するか、のいずれかのモード選択が行われる。前者の同時出力のモードは画像データを画像記憶部１３０４に格納すると同時に、その画像の１枚目の出力も平行して行うモードであり、後者の読み取り終了後出力のモードは読み込んだ画像データをすべて画像記億部１３０４に格納してから、出力を行うモードである。
【００６５】
上記のようなモードの選択が制御部１３０３で行われた後、画像データは画像記憶部１３０４に格納される。画像記憶部１３０４は図１等を参照して本発明の第１の実施形態で既に詳述したメモリ制御装置１０２、１０３とメモリブロック１０４から構成されており、そのメモリ制御装置１０２、１０３は上記制御部１３０３との通信を行い、画像データをメモリブロック１０４に対して書き込み、読み出しを行う。なお、図１のデータ入出力装置１０１は図１１では制御部１３０３が相当する。
【００６６】
メモリブロック１０４に格納された複数の画像データは操作部（図示しない）で指定した編集モードに応じた順序で画像記憶部１３０４から出力される。例えば、「電子ソート」のモードが選択された場合には、原稿が種分けされるような順に出力を制御することで、いわゆる「ソータ」の役割を電気的に行うことができる。
【００６７】
画像記憶部１３０４から呼び出された画像データ、及び、画像記憶部１３０４に格納しない画像データは平滑化部１３０５に送られる。平滑化部３０５では、まず、１bit のデータを８bit のデータに変換し、画像データの信号を「０」または「２５５」の状態にする。変換された画像データは、あらかじめ決められたマトリクス上の係数と、近傍画素の濃度値をそれぞれ乗算したものの総和で得られる、重み付けされた平均値に置き換えられる。これによって２値のデータは近傍の画素における濃度値に応じて多値のデータに変換され、読み取られた画像により近い画質が再現できる。
【００６８】
このように平滑化された画像データはγ補正部１３０６に入力される。γ補正部１３０６では濃度データを出力する際に、プリンタの特性を考慮したＬＵＴによる変換を行い、操作部で設定された濃度値に応じた出力の調整を行う。
【００６９】
（その他の実施形態）
上記の第２の実施形態では、本発明のメモリ制御装置を複写機に適用した場合を示したが、本発明はこれに限らず、プリンタ、ファクシミリ装置などの各種画像形成装置、スキャナー、ＯＣＲ装置等の各種情報機器に幅広く適用することができ、またパーソナルコンピュータのメモリ制御装置としても用いることができる。
【００７０】
本発明を例えばファクシミリ装置に適用した場合、図１のデータ入出力装置１０１にデータ圧縮機能を設け、複数の原稿の画像データをメモリブロック１０４に格納する際にその圧縮機能により画像データを圧縮してから、その圧縮データをＤＲＡＭ制御部１０３を介してメモリブロック１０４へ格納するようにしてもよい。
【００７１】
さらに、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用しても良い。また、本発明はシステム或いは装置にプログラムを供給することによって達成する場合にも適用できることは言うまでもない。この場合、本発明を達成するためのソフトウエアによって表されるプログラムを格納した記憶媒体をそのシステム或いは装置に読み出すことによって、そのシステム或いは装置が、本発明の効果を享受することが可能となる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、複数のブロックに分割したＤＲＡＭで構成されるメモリとデータ入出力可能なデバイス間のデータ転送を行うメモリ制御装置において、メモリのリード／ライトとリフレッシュの頻度の設定値を調整可能にして、その設定値に応じた比率でメモリのリード／ライトとリフレッシュを行うようにしたので、一定時間内のリフレッシュの回数がデータの転送速度に応じて任意に調節可能となり、必要以上のリフレッシュを行わずにデータの高速転送を行うことができる効果がある。
【００７３】
また、本発明によれば、通信エラー等によりＡＣＫ信号が返つて来ない場合にもタイムアウト処理等を行うようにしたので、通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行い、メモリの記憶を失う危険性をカバーできるという効果がある。
【図面の簡単な説明】
【図１】本発明のメモリ制御装置の一実施形態を説明するためのデータ転送系の構成を示すブロック図である。
【図２】ＳＩＭＭと図１のメモリブロックの関係を示す概念図である。
【図３】図１のＤＲＡＭ制御部のレジスタの構成を示す説明図である。
【図４】図１の制御信号生成部の構成を示すブロック図である。
【図５】図４のリフレッシュ判定部におけるリードライト、リフレッシュ等のタイミングを示すタイミングチャートである。
【図６】図４のリフレッシュ起動部のタイミングを示すタイミングチャートである。
【図７】図４のリードライト起動部のタイミングを示すタイミングチャートである。
【図８】図４のバスセレクタの構成を示すブロック図である。
【図９】本発明を適用した画像形成装置の一例を説明するための複写機の断面構成を示す縦断面図である。
【図１０】図９の画像形成装置の回路構成を示すブロック図である。
【図１１】図１０のメモリコピー部の回路構成を示すブロック図である。
【符号の説明】
１０１ データ入出力装置
１０２ ＣＰＵ
１０３ ＤＲＡＭ制御部
１０４ メモリブロック
２０１ ＣＰＵ制御部
２０２ データ制御部
２０３ アドレス制御部
２０４ 制御信号生成部
３０１ ＲＥＱ生成部
３０２ リフレッシュ判定部
３０３ アービタ
３０４ リフレッシュ起動部
３０５ リードライト起動部
３０６ バスセレクタ
４０１、４０３、４０５ ビットセレクタ
４０２ デコーダ
４０４ セレクタ
１１００ 複写機本体
１１０８ レンズ
１１０９ ＣＣＤセンサ
１２００ 原稿
１２０１ 画像読み取り部
１２０２ データ処理部
１２０３ メモリコピー部
１２０４ プリンタ部
１２０５ ＣＰＵ回路部
１３０１ log 変換部
１３０２ ２値化部
１３０３ 制御部
１３０４ 画像機億部
１３０５ 平滑化部
１３０６ γ補正部
【発明の属する技術分野】
本発明は、複数のブロックに分割したＤＲＡＭ（ダイナミックＲＡＭ；動的ランダムアクセスメモリ）で構成されるメモリとデータ入出力可能なデバイス間のデータ転送のための通信機能を有するメモリ制御装置およびメモリ制御方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭ制御は通常データのリード／ライトサイクルとリフレッシュサイクルをメモリのブロック毎に振り分け、あるブロックはリード／ライトサイクルを行い、他のブロックはリフレッシュサイクルを行うことで、ＤＲＡＭの記憶を保持しつつデータ転送を行えるように制御がなされてきた。
【０００３】
あるいはまた、従来のＤＲＡＭ制御では、リード／ライトサイクルとリフレッシュサイクルを競合させ、優先順位を付けた上で、一方のサイクルが終了すると他方のサイクルが開始するという制御により、ＤＲＡＭの記憶を保持しつつデータ転送を行えるように制御がなされてきた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来例の前者の場合では、各ブロックに対して制御信号が同時にアクセスするので、その消費電流は一時点に集中して非常に大きなピーク値となるため、瞬時的な電源電圧の変動を起こしたり、あるいはノイズ発生の原因になり易く，これは装置の信頼性の低下を招く。
【０００５】
上記従来例の後者の場合はこのような問題はないが、リード／ライトサイクルとリフレッシュサイクルの比率を見ると、メモリの記憶保持等の理由からリフレッシュサイクルが冗長的に行われる可能性もあり、それがデータ転送の速度低下を招く原因になりかねないという解決すべき課題が有った。
【０００６】
本発明の目的の１つは、上述の点に鑑みて、必要以上のリフレッシュを行わずに高速転送を可能にしたメモリ制御装置およびメモリ制御方法を提供することにある。
【０００７】
また、本発明の更なる目的は、リフレッシュサイクルの比率を少なく設定した場合でも、通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行うことで、メモリの記憶を保持することを可能にしたメモリ制御装置およびメモリ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置において、リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト手段と、リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ手段と、前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成手段と、第１及び第２の所定回数を可変設定可能な設定値入力手段と、前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御手段とを有することを特徴とする。
【０００９】
ここで、前記リフレッシュ手段は、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うとすることができる。
【００１０】
また、前記サイクル制御手段では、前記第１の所定回数よりも前記第２の所定回数を小さく設定するとすることができる。
【００１５】
請求項４の発明は、複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置におけるメモリ制御方法であって、リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト工程と、リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ工程と、前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成工程と、第１及び第２の所定回数を可変設定可能な設定値入力工程と、前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御工程とを有することを特徴とする。
【００１６】
ここで、前記リフレッシュ工程では、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うとすることができる。
【００１７】
また、前記サイクル制御工程では、前記第１の所定回数よりも前記第２の所定回数を小さく設定するとすることができる。
【００１９】
本発明では、複数のブロックに分割したＤＲＡＭで構成されるメモリとデータ入出力可能なデバイス間のデータ転送のための通信機能を有する制御系において、メモリのリード／ライトとリフレッシュの頻度の設定値を調整可能にし、その設定値に応じた比率でメモリのリード／ライトとリフレッシュを行うことができるようにして、これにより、必要以上のリフレッシュを行わずに高速転送を行うことを可能にしている。
【００２０】
また、本発明では、通信の状況に応じてデータ転送とリフレッシュのタイミングを制御するようにして、例えば通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行い、メモリの記憶を保持することが可能となるようにしている。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２２】
（第１の実施形態）
＊データ転送系の構成
図１は本発明のメモリ制御装置の一実施形態を説明するためのデータ転送系の構成を示す。なお、図１中において信号線の表記は１ビット信号は細線、バス信号は太線で示してある。以下の図４、図８も同様に表現してある。
【００２３】
本例のデータ転送系は、データ入出力装置１０１、ＣＰＵ１０２、ＤＲＡＭ制御部１０３および複数ｎ個のメモリブロック１０４からなる。
【００２４】
本発明の中心となるＤＲＡＭ制御部１０３は、主にＣＰＵ制御部２０１、データ制御部２０２、アドレス生成部２０３及び制御信号生成部２０４から構成される。ＣＰＵ制御部２０１はＣＰＵデータバスの方向制御、レジスタ設定等の機能を有し、ＤＲＡＭ制御部１０３内の各部を制御する役割を持つ。
【００２５】
ＤＲＡＭ制御部１０３は、データ入出力装置１０１とＤＲＡＭを構成する複数n 個のメモリブロック１０４との間のデータ転送を、ＣＰＵ１０２の命令に基づいて行う。ＤＲＡＭ制御部１０３とデータ入出力装置１０１間の通信はＲＥＱ（要求）信号及びＡＣＫ（応答）信号によって制御される。
【００２６】
データ入出力装置１０１はＤＲＡＭ制御部１０３内の制御信号生成部２０４から発生するＲＥＱ信号を受信すると、データ転送の準備を行い、データが転送された時、ＤＲＡＭ制御部１０３に対してＡＣＫ信号を返信する。
【００２７】
また、メモリブロック１０４は図２に示す様に、複数のＳＩＭＭ（シム；single in-line memory module）で構成されており、それぞれ１つのＳＩＭＭに対して４個のメモリブロックが存在する。ＤＲＡＭ制御部１０３により、これらメモリブロック１０４のそれぞれに対して異なる制御信号（ＲＡＳ，ＣＡＳ）が振り分けられている。従つて、ＤＲＡＭ制御部１０３のＲＡＳ，ＣＡＳのビット数は、使用するＳＩＭＭの最大個数や１つのＳＩＭＭに対して使用する制御信号の数に応じて設計すればよい。
【００２８】
図１のメモリ制御装置において、ＤＲＡＭ制御部１０３のＣＰＵ制御部２０１内に設けられたレジスタ（図示しない）の構成は、例えば図３に示す様になっている。ＭＯＤＥはメモリリード／ライト、ＣＰＵアクセス等のデータ転送モードの設定に利用するレジスタである。ＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸは本発明を構成するデータ転送とリフレッシュの頻度を調整する為のレジスタであって、それぞれリードライト、リフレッシュの連続動作をする回数をカウントする最大値を設定する。つまり、ＲＷＣＮＴＭＡＸ回リードライトを行った後は、リフレッシュサイクルに移行し、ＲＥＦＣＮＴＭＡＸ回リフレッシュを行った後は、リードライトサイクルに移行する。このＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸの設定値は、キーボードのような操作手段（図示しない）から入力して任意の値に設定することが可能であって、入力した設定値のデータはＣＰＵ１０２を通じて送られ、ＣＰＵ制御部２０１によりレジスタＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸに予めセットされる。
【００２９】
ＴＩＭＥＯＵＴ＿ＬＩＭは上述の制御信号生成部２０４から出力されるＲＥＱ信号に対して何らかの原因でＡＣＫが受信されない場合に、自動的にリフレッシュサイクルに移行するためのタイムリミットを指定するレジスタである。ＴＩＭＥＯＵＴ＿ＬＩＭが設定されると、ＤＲＡＭ制御部１０３はＲＥＱを送信してからの時間をカウントし、ＴＩＭＥＯＵＴ＿ＬＩＭ回システムクロックを検知した時点で、タイムアウト状態と判断して、自動的にリフレッシュサイクルに移行させる。このＴＩＭＥＯＵＴ＿ＬＩＭの設定値も上記と同様にキーボードのような操作手段（図示しない）から入力して任意の値に設定できるようにしてもよい。この場合、その入力した設定値は上述と同様にＣＰＵ１０２を通じて送られ、ＣＰＵ制御部２０１によりレジスタＴＩＭＥＯＵＴ＿ＬＩＭに予めセットされる。
【００３０】
ＡＤＲＳＳＥＴはメモリブロック１０４上におけるリードライトを開始するアドレスの初期値を設定するレジスタである。このリードライトが始まるとアドレス値は自動的にインクリメントされる。ＭＴＹＰＥは使用している各ＳＩＭＭの容量を設定するレジスタであって、各ＳＩＭＭのメモリ容量に応じて的確なＲＡＳ，ＣＡＳを発生する為に利用される。ＳＴＡＲＴ、ＥＮＤはそれぞれ動作をスタート、終了させる為のコマンドとして利用されるレジスタである。
【００３１】
ＤＲＡＭ制御部１０３において、データ制御部２０２は、アドレス生成部２０３とメモリブロック１０４との間のデータバスの方向制御、およびメモリブロック１０４に書き込むデータの選択（ＤＡＴＡ１あるいはＣＰＵＤＡＴＡ）を行う。アドレス生成部２０３は上記レジスタＡＤＲＳＳＥＴで設定されたアドレス値を初期値として、データ入出力装置１０１からデータ転送が行われる度にＡＣＫ信号をカウントし、かつメモリに書き込むアドレスを逐次インクリメントして、のアドレス情報を制御信号生成部２０４に送る。制御信号生成部２０４はデー入出力装置１０１にＲＥＱ信号を送信し、ＡＣＫ信号を受信して通信を行う一方でジスタ設定による動作条件やアドレス値を受けて、各メモリブロック１０４に対して、ＲＡＳ，ＣＡＳの制御信号及びロウアドレス、カラムアドレス（ＡＤＲＳ）を出力し、メモリリード／ライト、リフレッシュの制御行う。
【００３２】
＊制御信号生成部の構成
図４は図１の制御信号生成部２０４の構成例を示す。この制御信号生成部２０４は、ＲＥＱ生成部３０１、リフレッシュ判定部３０２、アービトレーション（arbitration ）機能を有するアービタ３０３、リフレッシュ起動部３０４、リードライト起動部３０５、及びバスセレクタ３０６とで構成される。ＲＥＱ生成部３０１はデータ入出力装置１０１に送信するためのＲＥＱ信号を生成する。
【００３３】
ＣＰＵ制御部２０２のレジスタ設定処理により図３のレジスタにＳＴＡＲＴがセットされると、まずＲＥＱ生成部３０１はＲＥＱ信号を出力する。これによりデータ入出力装置１０１にデータ転送の準備を促すと同時に、ＲＥＱ生成部３０１はＲＷＥＮ信号を発生させることで、リードライトサイクルに移行するためのメモリ１０４に対する制御信号を生成する準備を行う。データ入出力装置１０１でデータ転送可能になり、ＡＣＫ信号が制御信号生成部２０４へ返信されると、ＲＥＱ生成部３０１は次のＲＥＱ信号を出力する。以降、この動作を動作終了まで繰り返す。また、ＲＥＱ生成部３０１はＲＥＱ信号を出力してから一定時間経過する（すなわち、システムクロックをＴＩＭＥＯＵＴ＿ＬＩＭ回カウントする）と、ＴＩＭＥＯＵＴ信号をリフレッシュ判定部３０２に出力する。
【００３４】
リフレッシュ判定部３０２はＲＥＱ信号、ＴＩＭＥＯＵＴ信号、ＲＥＦＥＮＤ信号（リフレッシュ動作が１回終了するごとに出力される）からＲＥＦＥＮ信号を生成することで、リフレッシュサイクルに移行するための準備を行う。また、リフレッシュを行つた連続回数をＲＥＦＥＮＤ信号を検出することでカウントし、そのカウント値（リフレッシュ連続回数）をＲＥＦＣＮＴ信号としてバスセレクタ３０６に出力する。
【００３５】
図５の（Ａ）のタイミングチャートはＲＥＱ信号とＲＥＦＥＮ信号の出力タイミングの一例を示す。本実施形態では一例として図３のレジスタをＲＷＣＮＴＭＡＸ＝１０、ＲＥＦＣＮＴＭＡＸ＝６と設定することとする。リフレッシュ判定部３０２ではＲＥＱ信号、ＲＥＦＥＮＤ信号を検出してそれぞれの信号のカウントを行い、それぞれのカウント値がＲＷＣＮＴＭＡＸ、ＲＥＦＣＮＴＭＡＸの設定値に達すると、それぞれリードライトサイクルからリフレッシュサイクル、またリフレッシュサイクルからリードライトサイクルに移行し、これにより図５の（Ａ）に示すように、それぞれのサイクルを交互に繰り返す。リフレッシュ判定部３０２ら出力するＲＥＦＥＮ信号は、リフレッシュサイクルの時はＬレベル（ローレベル）に、リードライトサイクルの時はＨレベル（ハイレベル）になる。
【００３６】
図５の（Ｂ）のタイミングチャートはタイムアウトの場合を示す。図５の（Ｂ）の例では、３回目のＲＥＱ信号に対して、ＡＣＫ信号が一定の設定時間内で返つて来ない場合に、その設定時間経過した（すなわち、システムクロックをＴＩＭＥＯＵＴ＿ＬＩＭ回カウントした）時点で、ＲＥＱ生成部３０１からＴＩＭＥＯＵＴ信号がリフレッシュ判定部３０２へ出力され、リフレッシュ判定部３０２によりリフレッシュサイクルが開始される。これによって、何らかの原因により通信動作が進展しない場合にも、ＤＲＡＭのメモリ１０４が自動的に記憶を保持し続けるようになる。また、ＴＩＭＥＯＵＴ信号はＡＣＫ信号が返つてきた時にＲＥＱ生成部３０１によりＬレベルに解除され、リフレッシュ判定部３０２はリードライトサイクルに復帰する。
【００３７】
ＲＥＱ生成部３０１から出力されたＲＷＥＮ信号とフレッシュ判定部３０２から出力されたＲＥＦＥＮ信号はアービタ３０３に送られ、リードライトタスクとリフレッシュタスクの間でアービトレーションが行われる。アービタ３０３では、リードライトあるいはリフレッシュの動作のいずれか一方の動作を行うために、一方の動作が終了すると他方の動作を受け付けられる状態となつており、リフレッシュ起動信号ＲＥＦＳＴとリードライト起動信号ＲＷＳＴのうち、常にいずれか一方の信号がアクテイブになるように制御を行われている。ＲＥＦＳＴ信号はリフレッシュ起動部３０４へ送られ、ＲＷＳＴ信号はリードライト起動部３０５に送られる。
【００３８】
リフレッシュ起動部３０４ではＲＥＦＳＴ信号が入力されると、図６に示したようなタイミングで、ＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号を出力することで、バスセレクタ３０６を介してリフレッシュのためのＲＡＳ信号，ＣＡＳ信号を生成する。また、リフレッシュ起動部３０４ではリフレッシュが１サイクル終了するたびに、ＲＥＦＥＮＤ信号が出力され、リフレッシュ判定部３０２内のカウンタ等に出力される。
【００３９】
リードライト起動部３０５ではＲＷＳＴ信号が入力されると、図７に示したようなタイミングで、ＲＷＲＡＳ信号、ＲＷＣＡＳ信号を出力することで、バスセレクタ３０６を介してリードライトのためのＲＡＳ信号，ＣＡＳ信号を生成する。また、リードライト起動部３０５ではＲＡＳ信号，ＣＡＳ信号がそれぞれアクテイブになる間に、ＡＤＲＣＨ信号が出力され、このＡＤＲＣＨ信号はバスセレクタ３０６で出力するロウアドレス、カラムアドレス（ＡＤＲＳ信号）の切替え信号として使用される。
【００４０】
上記バスセレクタ３０６の構成例を図８に示す。リフレッシュ起動部３０４から出力されたＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号は第１のビットセレクタ４０１に出力される。ビットセレクタ４０１ではリフレッシュ判定部３０２から出力されたリフレッシュ回数を表すＲＥＦＣＮＴ信号の値に対応した出力バス信号のビットに、ＲＥＦＲＡＳ信号、ＲＥＦＣＡＳ信号を振り分け、他のビットはＨレベルを出力するようにする。これによって、各メモリブロック１０４に対して１サイクルずつまんべんなくリフレッシュが行われるようになる。
【００４１】
また、アドレス生成部２０３から出力されるＡＤＤＲＥＳＳ信号と、図３のレジスタに設定されたＭＴＹＰＥ信号はデコーダ４０２に出力される。デコーダ４０２ではメモリブロック１０４の構成、およびアクセスするアドレスを基にデコード信号を出力し、このデコード信号は第２のビットセレクタ４０３に出力される。ビットセレクタ４０３ではデコーダ４０２の出力に対応した出力バス信号のビットにＲＷＲＡＳ信号、ＲＷＣＡＳ信号を振り分け、他のビットはＨレベルを出力するようにする。これによって、全メモリブロック１０４上で連続している絶対アドレスに対して的確にＲＡＳ信号，ＣＡＳ信号が振り分けられる。
【００４２】
ビットセレクタ４０１及びビットセレクタ４０３から出力されたバス信号はセレクタ４０４に出力される。セレクタ４０４では、リフレッシュ判定部３０２から出力されたＲＥＦＥＮ信号がＬレベルの時はリフレッシュサイクルと判断して、ビットセレクタ４０１から入力された信号をＲＡＳ信号，ＣＡＳ信号として出力する。また、リフレッシュ判定部３０２で出力されたＲＥＦＥＮ信号がＨレべルの時はリードライトサイクルと判断して、ビットセレクタ４０３から入力された信号をＲＡＳ信号，ＣＡＳ信号として出力する。
【００４３】
また、第３のビットセレクタ４０５はリードライト起動部３０５から出力されたＡＤＲＣＨ信号を基にＡＤＤＲＥＳＳ信号から所定のビットを選択する。ビットセレクタ４０５では、ＡＤＲＣＨ信号がＬレベルの時はロウアドレスが出力され、ＡＤＲＣＨがＨレベルの時はカラムアドレスが出力される様に、ＡＤＲＳ信号のビットが選択される。
【００４４】
本実施形態では、以上の様にして、入出力装置１０１及びＣＰＵ１０２とメモリブロック４０１との間でリードライトとリフレッシュの比率を調整し、通信状態を確認しながらデータ転送を行っている。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。この第２の実施形態は、上述の第１の実施形態のメモリ制御装置を有する複写機のメモリコピーシステムに関するものである。
【００４６】
＊複写機の全体構成
図９は本発明を適用した画像形成装置の一例を説明するための複写機の断面構成を示す。ここで、１１００は複写機本体、１１８０は原稿の自動給紙を行う自動原稿送り装置である。自動原稿送り装置１１８０は脱着可能であり、本体１１００側では装着されている装置がどのようなタイプの装置であるかを認識できるようになっている。
【００４７】
１１０１は原稿載置台としての原稿台ガラスであり、１１０２は原稿照明ランプ１１０３、走査ミラー１１０４等で構成されるスキャナである。モータ（図示しない）によりスキャナ１１０２が所定方向に往復走査され、原稿の反射光が走査ミラー１１０４〜１１０６を介しレンズ１１０８を透過してＣＣＤセンサ１１０９に結像する。
【００４８】
１１０７はレーザ、ポリゴンスキャナ等で構成された露光制御部である。イメージセンサ部１１０９で電気信号に変換され、後述する所定の画像処理が行われた画像信号に基づいて、露光制御部１１２０で変調されたレーザ光１１２９が感光体ドラム１１１０に照射する。
【００４９】
感光体ドラム１１１０の回りには１次帯電器１１１２、現像機１１２１、転写帯電器１１１１８、クリーニング装置１１１６、前露光ランプ１１１４が装備されている。これらからなる画像形成部１１２６において、感光体ドラム１１１０はモータ（図示しない）により図９に示す矢印の時計回り方向に回転しており、１次帯電器１１１２により所望の電位に帯電された後、露光制御部１１２０からのレーザ光１１２９が照射され、静電潜像が形成される。感光体ドラム１１１０上に形成された静電潜像は、現像器１１２１により現像されてトナー像として可視化される。
【００５０】
一方、上段カセット１１３１あるいは下段カセット１１３２からピックアップローラ１１３３、１１３４により給紙された転写紙は、給紙ローラ１１３５、１１３６により本体内に送られ、レジストローラ１１３７により転写ベルトに給送され、感光体ドラム１１１０上の可視化されたトナー像が転写帯電器１１１８により転写紙に転写される。転写後の感光体ドラム１１１０は、クリーナー装置１１１６により残留トナーが清掃され、前露光ランプ１１１４により残留電荷が消去される。
【００５１】
トナー画像の転写後の転写紙は転写ベルト１１３０から分離され、定着前帯電器１１３９、１１４０によりトナー画像が再帯電され、定着器１１４１に送られて加圧、加熱により定着され、排出ローラ１１４２により本体１１００の外に排出される。
【００５２】
また、図示していないが、レジストローラ１１３７から送られた転写紙を転写ベルト１１３０に吸着させる吸着帯電器と、転写ベルト１１３０の回転に用いられると同時にその吸着帯電器と対になつて転写ベルト１１３０に転写紙を吸着帯電させる転写ベルトローラとが備えられている。
【００５３】
本体１１００には、例えば４０００枚の転写紙を収納し得るデッキ１１５０が装備されている。デッキ１１５０のリフタ１１５１は、給紙ローラ１１５２に転写紙が常に当接するように転写紙の量に応じて上昇する。また、１００枚の転写紙を収容し得るマルチ手差し１１５３が装備されている。
【００５４】
さらに、図９において、１１５４は排紙フラッパであり、両面記録側ないし多重記録側の経路と排出側の経路とを切り替える。排出ローラ１１４２から送り出された転写紙は、この排紙フラッパ１１５４により両面記録側ないし多重記録側に切り替えられる。また、１１５８は下搬送パスであり、排出ローラ１１４２から送り出された転写紙を反転パス１１５５を介して裏返して再給紙トレイ１１５６に導く。また、１１５７は両面記録の経路と多重記録の経路とを切り替える多重フラッパであり、このフラッパを左方向に倒すことにより、転写紙を反転パス１１５５を介さずに直接に下搬送パス１１５８に導く。１１５９は経路１１６０を通じて転写紙を感光体ドラム１１２６側に給紙する給紙ローラである。１１６１は排紙フラッパ１１５４の近傍に配置されて、この排紙フラッパ１１５４により排出側に切り替えられた転写紙を機外に排出する排出ローラである。
【００５５】
両面記録（両面複写）や多重記録（多重複写）の時には、排紙フラッパ１１５４を上方に上げて、複写済みの転写紙を反転パス１１５５、下搬送パス１１５８を介して裏返した状態で再給紙トレイ１１５６に格納する。このとき、両面記録時には多重フラッパ１１５７を右方向へ倒し、また多重記録時にはこの多重フラッパ１１５７を左方向へ倒しておく。次に行う裏面記録時や多重記録時には、再給紙トレイ１１５６に格納されている転写紙が、下から１枚づつ給紙ローラ１１５９により経路１１６０を介して本体のレジストローラ１１３７に導かれる。
【００５６】
本体から転写紙を反転して排出する時には、排紙フラッパ１１５４を上方へ上げ、フラッパ１１５７を右方向ヘ倒し、複写済みの転写紙を搬送パス１１５５側へ搬送し、転写紙の後端が第１の送りローラ１１６２を通過した後に反転ローラ１１６３によって第２の送りローラ側へ搬送し、排出ローラ１１６１によって、転写紙を裏返して機外へ排出される。
【００５７】
＊画像形成回路の構成
図１０は図９の複写機の画像形成装置（画像形成回路）の回路構成例の概略を示す。画像読み取り部１２０１は、ＣＣＤセンサ１１０９、データ処理部１２０２等により構成される。レンズ１１０８を介してＣＣＤセンサ１１０９に結像された原稿１２００の画像は、ＣＣＤセンサ１１０９により、アナログ電気信号に変換される。この変換された画像情報のアナログ信号は、データ処理部１２０２に入力されてサンプル＆ホールド、ダークレベルの補正等が行われた後に、アナログ・デジタル変換（Ａ／Ｄ変換）される。このデジタル化された画像信号はシェーディング補正（原稿を読み取るセンサのばらつき及び、原稿照明用ランプの配光特性の補正）、変倍処理の後に、メモリコピー部１２０３に入力される。
【００５８】
メモリコピー部１２０３で画像信号はγ変換、２値化、画像の記憶、平滑化等が行われた後、プリンタ部１２０４に出力される。
【００５９】
プリンタ部１２０４は、図９により説明した、レーザ等からなる露光制御部１１２０、画像形成部１１２６、転写紙の搬送制御部等により構成され、露光制御部１１２０に入力された画像信号により前述のようにして転写紙上に画像を記録する。
【００６０】
また、ＣＰＵ回路部１２０５は、ＣＰＵ１２０６、ＲＯＭ１２０７、ＲＡＭ１２０８等により構成され、画像読み取り部１２０１、メモリコピー部１２０３、プリンタ部１２０４等を制御し、本装置のシーケンスを統括的に制御する。
【００６１】
＊メモリコピー部の構成
次に、本実施形態の主要部であるメモリコピー部１２０３について説明する。図１１は、このメモリコピー部１２０３の詳細な構成例を示す。画像読み取り部１２０１から送られた画像信号はBlack （ブラック）の輝度データとしてメモリコピー部１２０３に入力され、log 変換部（ログ変換部）１３０１に送られる。log 変換部１３０１では、入力された輝度データを濃度データに変換するためのＬＵＴ（ルックアップテーブル）が格納されており、入力されたデータに対応するテーブル値を出力することによつて、輝度データを濃度データに変換する。
【００６２】
その後、濃度データは２値化部１３０２へ送られる。２値化部１３０２では多値の濃度データが２値化され、濃度値が「０」あるいは「２５５」となる。このゆに２値化された８bit の画像データはさらに２値化部１３０２において「０」または「１」の１bit の画像データに変換され、メモリに格納する画像データ量は小さくなる。
【００６３】
しかし、画像を２値化すると、画像の階調数は２５６階調から２階調になるため、写真画像のような中間調の多い画像データは２値化すると一般に画質の劣化が著しい。そこで、２値データによる疑似的な中間調表現をする必要がある。ここでは２値のデータで疑似的に中間調表現を行う手法の一例として、この２値化部１３０２では誤差拡散法を用いる。この誤差拡散法は、周知のように、ある画素の濃度が固定しきい値（閾値）よりも大きい場合は「２５５」の濃度データであるとし、固定しきい値以下である場合には「０」の濃度データであるとして２値化した後、実際の濃度データと２値化されたデータの差分を誤差信号として目標画素の周囲の画素に配分する方法である。この誤差の配分は、あらかじめ用意されているマトリクス状の重み係数を２値化によつて生じる誤差に対して掛け合わせ、まわりの画素に加算することによつて行う。これによつて、画像全体での濃度平均値が保存され、中間調を疑似的に２値で表現することができる。
【００６４】
このように２値化された画像データは制御部１３０３に送られ、制御部１３０３において本体１１００の制御系である図１０のＣＰＵ回路部１２０５を通じて送られる原稿の読み取り形態や用紙の出力形態の情報に基づいて、入力画像データを入力と同時に出力するか、あるいは全ての画像データの読み取り終了後に出力するか、のいずれかのモード選択が行われる。前者の同時出力のモードは画像データを画像記憶部１３０４に格納すると同時に、その画像の１枚目の出力も平行して行うモードであり、後者の読み取り終了後出力のモードは読み込んだ画像データをすべて画像記億部１３０４に格納してから、出力を行うモードである。
【００６５】
上記のようなモードの選択が制御部１３０３で行われた後、画像データは画像記憶部１３０４に格納される。画像記憶部１３０４は図１等を参照して本発明の第１の実施形態で既に詳述したメモリ制御装置１０２、１０３とメモリブロック１０４から構成されており、そのメモリ制御装置１０２、１０３は上記制御部１３０３との通信を行い、画像データをメモリブロック１０４に対して書き込み、読み出しを行う。なお、図１のデータ入出力装置１０１は図１１では制御部１３０３が相当する。
【００６６】
メモリブロック１０４に格納された複数の画像データは操作部（図示しない）で指定した編集モードに応じた順序で画像記憶部１３０４から出力される。例えば、「電子ソート」のモードが選択された場合には、原稿が種分けされるような順に出力を制御することで、いわゆる「ソータ」の役割を電気的に行うことができる。
【００６７】
画像記憶部１３０４から呼び出された画像データ、及び、画像記憶部１３０４に格納しない画像データは平滑化部１３０５に送られる。平滑化部３０５では、まず、１bit のデータを８bit のデータに変換し、画像データの信号を「０」または「２５５」の状態にする。変換された画像データは、あらかじめ決められたマトリクス上の係数と、近傍画素の濃度値をそれぞれ乗算したものの総和で得られる、重み付けされた平均値に置き換えられる。これによって２値のデータは近傍の画素における濃度値に応じて多値のデータに変換され、読み取られた画像により近い画質が再現できる。
【００６８】
このように平滑化された画像データはγ補正部１３０６に入力される。γ補正部１３０６では濃度データを出力する際に、プリンタの特性を考慮したＬＵＴによる変換を行い、操作部で設定された濃度値に応じた出力の調整を行う。
【００６９】
（その他の実施形態）
上記の第２の実施形態では、本発明のメモリ制御装置を複写機に適用した場合を示したが、本発明はこれに限らず、プリンタ、ファクシミリ装置などの各種画像形成装置、スキャナー、ＯＣＲ装置等の各種情報機器に幅広く適用することができ、またパーソナルコンピュータのメモリ制御装置としても用いることができる。
【００７０】
本発明を例えばファクシミリ装置に適用した場合、図１のデータ入出力装置１０１にデータ圧縮機能を設け、複数の原稿の画像データをメモリブロック１０４に格納する際にその圧縮機能により画像データを圧縮してから、その圧縮データをＤＲＡＭ制御部１０３を介してメモリブロック１０４へ格納するようにしてもよい。
【００７１】
さらに、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用しても良い。また、本発明はシステム或いは装置にプログラムを供給することによって達成する場合にも適用できることは言うまでもない。この場合、本発明を達成するためのソフトウエアによって表されるプログラムを格納した記憶媒体をそのシステム或いは装置に読み出すことによって、そのシステム或いは装置が、本発明の効果を享受することが可能となる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、複数のブロックに分割したＤＲＡＭで構成されるメモリとデータ入出力可能なデバイス間のデータ転送を行うメモリ制御装置において、メモリのリード／ライトとリフレッシュの頻度の設定値を調整可能にして、その設定値に応じた比率でメモリのリード／ライトとリフレッシュを行うようにしたので、一定時間内のリフレッシュの回数がデータの転送速度に応じて任意に調節可能となり、必要以上のリフレッシュを行わずにデータの高速転送を行うことができる効果がある。
【００７３】
また、本発明によれば、通信エラー等によりＡＣＫ信号が返つて来ない場合にもタイムアウト処理等を行うようにしたので、通信に必要以上の時間が経過した場合等にリフレッシュを臨時的に行い、メモリの記憶を失う危険性をカバーできるという効果がある。
【図面の簡単な説明】
【図１】本発明のメモリ制御装置の一実施形態を説明するためのデータ転送系の構成を示すブロック図である。
【図２】ＳＩＭＭと図１のメモリブロックの関係を示す概念図である。
【図３】図１のＤＲＡＭ制御部のレジスタの構成を示す説明図である。
【図４】図１の制御信号生成部の構成を示すブロック図である。
【図５】図４のリフレッシュ判定部におけるリードライト、リフレッシュ等のタイミングを示すタイミングチャートである。
【図６】図４のリフレッシュ起動部のタイミングを示すタイミングチャートである。
【図７】図４のリードライト起動部のタイミングを示すタイミングチャートである。
【図８】図４のバスセレクタの構成を示すブロック図である。
【図９】本発明を適用した画像形成装置の一例を説明するための複写機の断面構成を示す縦断面図である。
【図１０】図９の画像形成装置の回路構成を示すブロック図である。
【図１１】図１０のメモリコピー部の回路構成を示すブロック図である。
【符号の説明】
１０１ データ入出力装置
１０２ ＣＰＵ
１０３ ＤＲＡＭ制御部
１０４ メモリブロック
２０１ ＣＰＵ制御部
２０２ データ制御部
２０３ アドレス制御部
２０４ 制御信号生成部
３０１ ＲＥＱ生成部
３０２ リフレッシュ判定部
３０３ アービタ
３０４ リフレッシュ起動部
３０５ リードライト起動部
３０６ バスセレクタ
４０１、４０３、４０５ ビットセレクタ
４０２ デコーダ
４０４ セレクタ
１１００ 複写機本体
１１０８ レンズ
１１０９ ＣＣＤセンサ
１２００ 原稿
１２０１ 画像読み取り部
１２０２ データ処理部
１２０３ メモリコピー部
１２０４ プリンタ部
１２０５ ＣＰＵ回路部
１３０１ log 変換部
１３０２ ２値化部
１３０３ 制御部
１３０４ 画像機億部
１３０５ 平滑化部
１３０６ γ補正部
Claims (6)
- 複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置において、
リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト手段と、
リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ手段と、
前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成手段と、
第１及び第２の所定回数を可変設定可能な設定値入力手段と、
前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御手段とを有することを特徴とするメモリ制御装置。 - 前記リフレッシュ手段は、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うことを特徴とする請求項１に記載のメモリ制御装置。
- 前記サイクル制御手段では、前記第１の所定回数よりも前記第２の所定回数を小さく設定することを特徴とする請求項１または２に記載のメモリ制御装置。
- 複数のブロックに分割されてＤＲＡＭを構成するメモリとデータ入出力可能なデバイスとの間の通信を行う機能を有するメモリ制御装置におけるメモリ制御方法であって、
リードライトサイクルにおいて前記メモリへのリードライトを行うリードライト工程と、
リフレッシュサイクルにおいて前記メモリのリフレッシュを行うリフレッシュ工程と、
前記リードライトサイクルにおいて、前記デバイスにデータ転送準備を促すリクエストを送信し、当該デバイスより前記リクエストに対して所定時間以内に応答があると次のリクエストの送信を繰り返し、前記リクエストに対して前記所定時間以内に応答がないとタイムアウト信号を出力するリクエスト生成工程と、
第１及び第２の所定回数を可変設定可能な設定値入力工程と、
前記リードライトサイクルにおいて、前記リクエストの送信回数を計数し、該送信回数が前記第１の所定回数に達するかまたは前記タイムアウト信号が出力されると、前記リフレッシュサイクルに移行し、当該リフレッシュサイクルにおいて、前記リフレッシュの実行回数を計数し、該実行回数が前記第２の所定回数に達すると、前記リードライトサイクルに移行するように制御するサイクル制御工程とを有することを特徴とするメモリ制御方法。 - 前記リフレッシュ工程では、前記リフレッシュの実行回数に応じて前記複数のブロックの１つを選択し、該選択されたブロックに対してリフレッシュを行うことを特徴とする請求項４に記載のメモリ制御方法。
- 前記サイクル制御工程では、前記第１の所定回数よりも前記第２の所定回数を小さく設定することを特徴とする請求項４または５に記載のメモリ制御方法。
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